低功耗CMOS IC设计-陈中建——第11讲影响模拟电路功耗的因素和数模两种实现的选择.ppt

低功耗CMOS IC设计第11讲 模拟电路LP设计和数/模实现方式的选择 陈中建 zjchen@ime.pku.edu.cn理科2号楼2617 微电子学系 授课内容一览 上一讲 引入 同步和异步计数器 同步和异步电路特点和比较 电路控制技术的发展历程 同步和异步电路的总特点 同步与异步电路的比较 功耗、设计过程、电磁兼容性、并行性 异步电路优点和不足 异步电路基础 “握手”的过程和实现、控制信号的传输协议、异步流水线、事件触发的寄存器、异步FIFO 异步电路实例 异步微处理器AMULET1和AMULET2e 异步微控制器 用于数字助听器的低功耗IFIR filter bank设计 算法、体系结构、输入数据特点、异步技术 仅为同步实现的18-25％ 本讲 dB 一种数值表示方式 模拟电路LP设计 影响模拟电路功耗的因素分析 以积分器为例 模拟电路LP设计研究现状 数/模实现方式的选择 dB dB－Decibel bel 一bel意味着改变功率10倍 Bel是为纪念Alexander Graham Bell 电路系统放大倍数为3bels，意味着输出信号的功率是输入信号功率的10×10×10倍 dB 一dB是十分之一的bel -20dB, -10dB, 0dB, 10dB, 20dB对应 0.01, 0.1, 1, 10, 100 每10dB意味着改变十倍 dBV 一个信号与1Vrms的信号的比值 dBm 一个信号与一个参考信号的比值，参考信号是在600 ohms电阻上产生1 mW功率(约0.78V rms) -3dB 幅值减为原值的0.707（功率减为原来的0.5） 本讲 dB 一种数值表示方式 模拟电路LP设计 影响模拟电路功耗的因素分析 以积分器为例 模拟电路LP设计研究现状 数/模实现方式的选择 影响模拟电路功耗的因素 以积分器为例，推导功耗与信噪比等参数的关系 电容上的噪声电压有多大？ 电容上的噪声电压有多大？ 用信噪比来表示模拟电路的功耗 信噪比SNR(signal-noise-ratio) 影响模拟电路功耗的因素 f —带宽 SNR —信噪比 VPP —信号摆幅 VDD —电源电压 电源电压降低有利于LP，但不能太低，否则增大模拟和射频电路设计难度 电源电压越低，电路拓扑结构选择越有限，外部负载越难驱动 T —温度 模拟信号处理所需的最小功耗和实际功耗 实际功耗比理论最小功耗大约1000倍 理论 最小值的前提：VPP=VDD,能量仅用于负载节点上的信号维持 实际 能耗源 除负载节点外，偏置、泄漏等也消耗能量 内部节点有寄生电容，这些节点的信号维持需要功耗 信号 峰峰值一般小于VDD 噪声 除电容的kT/C噪声外，还有其他噪声源 工艺偏差，失配、衬底抖动（substrate bounce）等对信号的干扰 电压放大器功耗分析 电压放大器功耗分析 电压放大器功耗分析 影响模拟LP设计的其他因素 偏置电路会带来附加功耗 偏置电路功耗应最小化 低精度的偏置电路会引入噪声，会使功耗增加 增大信号摆幅有利于降低功耗 尽早把信号放大到最大值并在整个信道中保持最大 各种噪声源会增加功耗 器件1/f噪声，电源噪声，其他电路模块噪声，信号之间的cross-talk，衬底藕合噪声等 数字模块在频率较高时，会经过衬底产生比较严重的耦合噪声 在版图设计时合理布局合模块位置；增加新工艺步骤（如增加深阱埋层depp-well，垂直隔离岛等方式）减少衬底藕合；在布线时加强模拟信号线的隔离屏蔽 影响模拟LP设计的其他因素 提高精度往往需增大器件面积，会使寄生电容和功耗增加 开关电容电路中，fclock?fsignal，有时其功耗可观 增加控制和睡眠模式，可以LP 采用偏置电流极低的电路结构存在风险 缺少准确的器件模型 本讲 dB 一种数值表示方式 模拟电路LP设计 影响模拟电路功耗的因素分析 以积分器为例 模拟电路LP设计研究现状 数/模实现方式的选择 模拟电路LP设计的研究现状 研究领域 模拟电路LP设计影响因素研究 专用于LP模拟电路设计的器件模型研究 小电流时长沟MOSFET静态模型 用于电路仿真的EKV紧致MOSFET模型 用EKV模型进行LP模拟电路设计的研究 模块级和系统级的模拟电路LP设计研究 研究现状 起源于欧洲，起搏器是典型成功设计 研究进展缓慢，文献很少 与数字电路LP设计研究相比 研究难点 商用工艺厂家一般不提供EKV模型，仿真验证有难度 性能受工艺偏差影响大（器件工作于弱反型区） 本讲 dB 一种数值表示方式 模拟电路LP设计 影响模拟电路功耗的因素分析 以积分器为例 模拟电路LP设计研究现状 数/模实现方式的选择 模拟信号处理所需的最小功耗 模拟信号处理所需的最小功耗 数字信