低功耗CMOS IC设计-陈中建——第2讲功耗源.ppt

低功耗CMOS IC设计第2讲 功耗源 陈中建 zjchen@ime.pku.edu.cn理科2号楼2617 微电子学系 授课内容 上一讲 必要性 IC发展历程，LP问题凸现 必须进行LP设计 便携、可靠、成本、性能提升、环保 不同产品，LP要求不同 物理度量 每次跳变能耗 能耗-延迟积 平均功耗 峰值功耗 本讲 功耗源 功耗源 功率究竟被消耗在哪里了？ 为什么要先研究透功耗源？ 有的放矢地进行LP 功率消耗的方式是否相同？ 泄漏 直通 静态 动态 功耗源 动态功耗 动态 输出逻辑值转变时Vdd对节点电容充电 直通 输出值转换过程中Vdd到Gnd的直通电流 静态功耗 泄漏 寄生反相PN结漏电 亚阈值漏电，等 静态 电路内部节点不跳变时，Vdd到Gnd的直流电流 反相器 泄漏 PN结反向漏电和亚阈区漏电 不专门优化，泄漏功耗可占 总功耗的40％以上 PN结漏电 根源 耗尽区的热产生（室温下） 少数载流子扩散到耗尽区并穿越耗尽区（高温下） 隧穿电流（对重掺杂的薄耗尽区情形） 量级估计 每个晶体管，Ad=2(?m)2 ，共有106个晶体管 250C：Ir=2~10 ?A 600C： Ir=80 ?A 与工艺、器件数量、结面积、温度有关 亚阈区漏电 VGSVTh，IDS?0 工艺进步对亚阈区漏电的影响 VT对亚阈区漏电和速度的影响 VT增大 Isub下降，但速度减小 VT减小 Isub增大，但速度增大 原则 在功耗允许范围内，取VT最小值，以保证速度 VT虽由工艺师设定，IC设计师仍可有所作为 其他泄漏功耗源 早期CMOS工艺 PN结漏电－ID 深亚微米工艺 亚阈值漏电－ISUB 超深亚微米或几十纳米工艺 栅致漏电流：存在于栅漏交叠覆盖处－IGIDL 漏源击穿电流：漏电压超过一定值后，导致击穿－ IPT 栅穿通：氧化层变薄引起－ IG 泄漏功耗的发展趋势 泄漏功耗与输入有关 本讲 功耗源 泄漏 PN节漏电 亚阈值漏电 直通 静态 动态 直通功耗 计算直通功耗 直通功耗的计算 直通功耗的影响因素 与器件尺寸（B）有关 宽长比越大， PSC越大 与上升/下降延迟?有关 ?增大， 电流曲线展宽，高度不变，PSC增大 与周期T有关 直通功耗的影响因素 与阈值电压Vth有关 Vth越大， PSC越小 VDD2Vth时？ PSC为零，无同时导通 准静态假设不成立时 与CL有关 CL增大，Psc变大还是变小？ 电流曲线宽度不变，但高度会下降，PSC减小。输出端信号变化得慢 CL无穷大时，Vin已上升至VDD，而Vo仍为VDD PMOS管虽导通，但VDS=0 直通功耗仿真结果 PSC与CL、Tr的关系（5V 0.7微米工艺） 本讲 功耗源 泄漏 PN节漏电 亚阈值漏电 直通 静态 动态 非标准CMOS工艺中的静态功耗 标准CMOS工艺中的静态功耗 传输门传输高电平退化 Data=‘0’ ，Ck=‘1’时，V1=0 Data=‘1’ ，Ck=‘1’时，V1=VDD-VT,VT=VT0+?V 通常， VTN=|VTP| 问题 如何消除电平蜕化引起的静态功耗？ |VTP|适当大于VTN P阱工艺，抑制衬偏效应 使Mg的VBS为零 提高Ck的电平 采用CMOS传输门 电压自提升 降低电平退化引起的静态功耗 互补传输门 增加器件和布线 需反相时钟 电平自提升 降低速度；D=“1”? “ 0”时，Ml仍提供电流 提高的Ck高电平 通过B，使Ck ? VDD 高压Ck’的产生电路示例 Ck=1， Ck’=0 N1=0，N2=VDD VCB=VDD ，QCB=CB? VDD Ck由“1”变为“0”过程 N1由0逐渐变为 VDD Mp2马上导通，N2和Ck’ 连在一起，电荷开始分享，Ck’电压会上升 由于Ck’由0逐渐上升，Mp1开始仍导通，对Ck’充电，直到Ck’升到一定值时该管才截止 N1电压的持续上升，N2电压持续提升，电荷分享，使Ck’继续上升，并最终可能大于VDD 高压Ck’的产生电路示例 Ck’ 能否大于VDD ？ 取决于 CB与CL的比值 电荷分享过程 假设Ck由“1”变为“0” 后，Mp1立即截止 Ck=1时，QCB=CB ? VDD，QCL=0 Ck=0时，（V2 - VDD）*CB+V2CL=CBVDD 本讲 功耗源 泄漏 PN节漏电 亚阈值漏电 直通 静态 动态 动态功耗 影响动态功耗的因素 fck 电路的工作速度，一般不能减 VDD 可减，另有专题 Ci 通过工艺选择和物理设计，可减小 ?I 尽可能小，可减小 总的平均功耗 各功耗源的发展趋势 静态功耗 有较好的解决方法，关注比较少 动态功耗 在电源电压较高时是主要功耗源 一般占75-80% 泄漏功耗 当电源电压降到接