[物理]第3章 VHDL设计初步.ppt

3.2 基本时序电路的VHDL描述 1. 教学目的 通过D触发器的VHDL实现过程，学习时序电路的VHDL描述方法。 2. D触发器的功能描述 当CP=0时，触发器不工作，处于维持状态。当CP=1时，它的功能如下：当D=0时，次态=0，当D=1时，次态=1。 3. VHDL实现 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT( cp : IN STD_LOGIC; d: IN STD_LOGIC; q: OUT STD_LOGIC ); END dff1; 引用库 数据类型 3. VHDL实现 ARCHITECTURE bhv OF dff1 IS SIGNAL q1 : STD_LOGIC; BEGIN PROCESS (cp,d) BEGIN IF cpEVENT AND cp=1 THEN q1 = d; END IF; q=q1; END PROCESS; END bhv; 内部节点 时钟条件 IF rising_edge(cp) --STD_LOGIC_1164定义 IF_THEN_ELSE表达 IF cp=‘1’ THEN q1=d; END IF; IF 条件表达式 THEN 赋值语句; ELSIF 条件表达式 THEN 赋值语句; ELSIF 条件表达式 THEN 赋值语句; ELSE 赋值语句 ; END IF; 二选一多路选择器的设计中如何应用 if-then-else语句？ 习 题 1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ); -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 可以确定此实体的功能么？ 习 题 2. 组合逻辑与时序逻辑相结合的电路 DFF clkEVENT AND clk=1 a,b,clk,q 均为bit类型 VHDL实现 ENTITY dff1 IS PORT(a,b,clk : IN BIT; q : ___ _____ ); END ENTITY _______ ; ARCHITECTURE bhv OF _____ IS BEGIN PROCESS (___) BEGIN IF ( clk ‘ EVENT AND clk=1‘) THEN q = ______ ; END IF; END PROCESS; END ARCHITECTURE ______ ; DFF 思考 y = ab + c _ 思考3：使用VHDL实现上式功能 Y = (a AND (NOT s)) or b 赋值符号 a,b,c,y 均为 bit 类型。 2. y = ab + c _ 思考1：画出真值表 a b c y x x 1 1 0 x 0 0 1 b 0 b _ 思考 y = ab + c _ 思考2：使用原理图方式实现上式功能 并行语句 * 要能直接找出逻辑关系 * * 结构描述法。简单、易懂，便于进行模块化设计。优点是每个单元的结构都相同，当操作数的字长较大时，由于进位位要经过多次传递，限制了速度 * 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.2 基本时序电路的VHDL描述 教学目的 通过简单、完整而典型的VHDL设计示例，初步了解用VHDL表达和设计电路的方法。 3.1 组合电路的VHDL描述 2选1多路选择器 a b s y a x 0 a x b 1 b a b y s 0 1 当s=0时，y=a 当s=1时，y=b mux21 2. 2选1多路选择器实现－VHDL文本输入法1 实体 结构体 实体名称 端口名称 流动方向 数据类型 功能描述 结构体名 3. 相关语句结构和语法－实体名称 实体名表达的是该设计电路的器件名，通常根据相应电路的功能来确定。 不能用数字或中文开头。 3. 相关语句结构和语法－文件名称 使用VHDL语句编写：后缀是.vhd 使用V