数字电路验证方法浙江大学信电系.ppt

* * 编译速度：EDA验证只需要编译成CPU可执行文件即可，速度非常快。软硬件协同验证，采用的多核处理器，把RTL解析为指令，速度较快； FPGA中编译不但要综合也要进行PR，因此编译速度很慢； 运行速度：EDA验证在设计规模很大时，只有几百HZ的速度。协同验证速度大于在2M左右，FPGA运行速度可以达到几百M， 环境搭建难度：EDA环境搭建时，采用SV语言，抽象程度高，搭建起来比较简单；协同验证中部分环境与EDA验证相同，另一部分需要进行行为级描述，耗时比EDA多；FPGA的环境搭建全部都是基于行为级，搭建难度大。 环境重用度：EDA验证和协同验证都有基于SV语言的，抽象程度高，可重用度高。 问题定位能力：EDA和协同验证都可以打印仿真信息、导出仿真波形，定位能力强；FPGA验证只能通过逻辑分析仪查看波形 成本：EDA验证只需要借助服务器就可以，协同验证需要专门的硬件平台，成本很高，几百万；FPGA验证也需要硬件，但FPGA的原型验证板相对比较便宜。 * 对于有rand的变量，才能进行随机。 Constraint起约束作弄。 在调用randomize函数时，对rand变量进行随机，随机的结果满足constraint中的约束。 * 对于src，0的权重为40,1、2、3的权重分别是60，总的权重为220. 对于dst，0的权重为40,1、2、3的权重总和为60，总的权重为100. Low和high不是随机的，data要大于等于low，小于等于high * 这个断言表示括号内的表达式在每个时钟上升沿的时候都要为1 * 如果start等于0，不进行断言检查。 如果start等于1，则在start等于1的同时，req也必须为1，经过两个时钟周期后，gnt必须等于1，且req等于0. * * bins hi[] = {[8:$]};自动生成8个bin，分别是bin[8]~bin[15]。 在使用covergroup前，必须使用new建立一个实体。 采样调用sample函数（systemverilog自带的函数） * Ca自动生成两个bin，cb自动也生成两个bin。 Cab是ca的bin个数乘以cb的bin个数，即4个。 在定义covergroups的时候，已经规定了在clk上升沿进行数据采样，因此不需要再用sample * * * * 启动验证工具 利用mentor的questasim，界面和操作类似于modelsim 环境变量source /opt/demo/questasim.env 启动命令vsim * 共91页 脚本方式完成验证 vlib dac_hcic //创建库 vlog +acc -f ../rtl/ovm_rtl/compile_questa_sv.f -work dac_hcic -sv +cover // 编译整个验证平台 vsim -c dac_hcic.top -sv_seed 100 -coverage -assertcover -assertdebug -sva -voptargs=“+acc” -pli /opt/springsoft/verdi/share/PLI/MODELSIM/LINUX/novas_fli.so //启动仿真 view assertions //查看断言 run -all //开始运行 quit -sim // 结束仿真 * 共91页 compile_questa_sv.f +incdir+/home1t/opt/questasim/questasim/verilog_src/ovm-2.1.2/src /home1t/opt/questasim/questasim/verilog_src/ovm-2.1.2/src/ovm_pkg.sv +incdir+/home/liuxp/dac/rtl/ovm_rtl +incdir+/home/liuxp/dac/rtl/dac_balise/dac_haf_cic /home/liuxp/dac/rtl/ovm_rtl/ovm_start.sv * 共91页 结果查看 断言结果查看 代码覆盖率查看 * 共91页 断言结果查看—Questasim下 * 共91页 代码断言结果查看—Verdi下 Verdi（另外一个软件，专门用作波形查看和调 试）下查看断言结果更加直观，箭头朝上就表示 断言通过，朝下表示断言失败。 * 共91页 代码覆盖率查看 * 共91页 代码覆盖率查看 * 共91页 动态时序仿真：利用仿真器（Modelsim）和延迟文件(SDF文件)，通过反标节点延迟信息来仿真。 需要的文件： 1.布局布线完的网表文件 2.布局布线后生成的SDF文件 3.标准单元库和IO库的Verilog模型文件 4.Testb