基于VDHL语言的数字频率计设计参考.doc

基于VDHL语言的数字频率计设计 电子工程学院工程 【摘要】 VHDL开发FPGA的一般流程，在软件开发平台ISE上，FPGA实验开发板进行数字频率计的设计和实现。 【关键词】频率计；VHDL；FPGA 】一、 系统总体要求 2 1. 设计要求 2 2. 系统工作原理 2 2. 单元电路的划分 5 二、 单元电路设计 6 1. 分频器 6 2. 控制器 8 3. 计数器 9 4. 锁存器 13 5. 显示单元 15 三、 设计实现 20 1. 顶层设计 20 2. 管脚分配 20 3. 下载过程 21 四、 测试结果及结论 21 测试结果： 21 实验结论： 21 五、 参考资料 22 系统总体要求 要求 频率计设计指标如下： 2、测试频率范围为：10Hz～100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法 c、实现对高位无意义零的消隐。 2. 系统工作原理 所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为： 其中脉冲形成电路的作用是将被测信号变成脉冲信号，其重复频率等于被测频率f。时间基准信号发生器提供标准的时间脉冲信号，若其周期为1s，则门控电路的输出信号持续时间亦准确地等于1s。闸门电路由标准秒信号进行控制，当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数译码显示电路。秒信号结束时闸门关闭，计数器停止计数。由于计数器计得的脉冲数N是在1秒时间内的累计数，所以被测频率f=NHz。 比如，时标信号的重复周期为1S，则加到闸门的门控信号作用时间T即闸门时间亦准确地等于1s，即闸门开通时间为1s，这时若计得10 000个数，则按式一，被测频率=10.000Hz，若计数器上单位显示为“kHz”，则显示10.000kHz,即小数点定位在第三位。不难设想，若闸门时间改为T=0.1s，则计数值为1 000，这个数乘以10就等于1s的计数值，即Hz。实际上，当改变闸门时间T时，显示器上的小数点也随着往右移一位(自动定位)，即显示10.000kHz。 下面我们来分析计数器测频的测量误差。从公式一可知，上述测频方法的测量误差，一方面决定于闸门时间T准不准，另一方面决定于计数器计得的数准不准。根据误差合成方法，从公式可得: 公式二 公式二中第一项是数字化仪器所特有的误差，而第二项是闸门时间的相对误差，这项误差决定于石英振荡器所提供的标准频率的准确度。现分述如下。 ±1误差 在测频时，主门的开启时刻与计数脉冲之间的时间关系是不相关的，所以它们在时间轴上的相对位置是随机的。这样，在相同的主门开启时间内，计数器所计得的数却不一定相同，当主门开启时间T接近甚至等于被测信号周期的整数倍N倍时，此项误差为最大，下图画出的就是这种情况。 图 一1 若主门开启时刻为，而第1个计数脉冲出现在，图 4-2 (a)中示出了0的情况()，这时计数器计得N个数(图中N=6)；现在再来看图 4-2 (b)情况，即趋近于0，这就有两种可能的计数结果：若第1个计数脉冲和第7个计数脉冲都能通过主门，则可计得N+1=7个数；也可能这两个脉冲都没有能进入主门，则只能计得N-1=5个数。由此可知，最大的计数误差为个数。所以考虑到公式一)，可写成 公式三 式中T为闸门时间，为被测频率。从公式三可知，不管计数值N多少，其最大误差总是±1个计数单位，故称“±1个字误差”，简称“±1误差”。而且一定时，增大闸门时间T，可减小±1误差对测频误差的影响。当T选定后，越低，则由±1误差产生的测频误差越大。 闸门时间T准不准，主要决定于由石英振荡器提供的标准频率的准确度，若石英振荡器的频率为，分频系数为k，则 而 所以 (4-4) 可见，闸门时间的准确度在数值上等于标准频率的准确度，式中负号表示由引起的闸门时间的误差为。 通常，对标准频率准确度的要求是根据所要求的测频准确度提出来的，例如，当测量方案的最小计数单位为1Hz，而=Hz，在T=1s时的测量准确度为(只考虑误差)，为了使标准频率误差不对测量结果表明产生影响，石英振荡器的输出频率准确度应优于，即比误差引起的