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关于同步电路以及亚稳态的讨论 Kesir ： 如下图所示的一个同步电路，该电路是用于异步信号的每个pulse至少有1个周期宽度的情况的。 其中的第二个Flip-flop 图中所说是为了避免亚稳态的发生的，那它应该是如何避免亚稳态的阿？ 如果输入数字刚好在clk上升沿跳变，FF1 的输出是亚稳值，FF2值是不是就维持原值不变阿？如 果输入的异步pulse宽度刚好为1个周期呢？ 图0705017-1 同步电路设计示意图 evergreen ： 对于图0705017-1，是一个典型的对异步信号进行同步的电路。在本论坛中已经有很多帖子提到 过。我再重复一下。 “其中的第二个Flip-flop 图中所说是为了避免亚稳态的发生的，那它应该是如何避免亚稳态的 啊？ 答（1）注意，第二个触发器并不是避免“亚稳态的发生”，确切地说，该电路能够防止亚稳态的 传播。也就是说，一旦第一个触发器发生了亚稳态（可能性存在），由于有了第二个触发器， 亚稳态不会传播到第二个触发器以后的电路中去。 （2 ）第一级触发器发生了亚稳态，需要一个恢复时间来稳定下来，或者叫退出亚稳态。当恢复 时间加上第二级触发器的建立时间（更精确的，还要减去clock skew ）小于等于时钟周期的时候 （这个条件还是很容易满足的，一般要求两级触发器尽量接近，中间没有任何组合逻辑，时钟 的skew较小），第二级触发器就可以稳定的采样，得到稳定的确定的数据了，防止了亚稳态的 传播。 “FF1的输出是亚稳值，FF2值是不是就维持原值不变啊？” 答：FF2是采样了FF1的输出，当然是FF1输出什么，FF2就输出什么。仅仅延迟了1个周期。注意， 亚稳态之所以叫做亚稳态，是指一旦FF1进入，其输出电平不定，可能正确也可能错误。所以必 须说明的是，虽然这种方法可以防止亚稳态的传播，但是并不能保证两级触发器之后的数据是 正确的，因此，这种电路都有一定数量的错误电平数据，所以，仅适用于少量对于错误不敏感 的地方。对于敏感的电路，可以采用双口RAM或FIFO。 楼主的题目中说“如图所示的一个同步电路，该电路是用于异步信号的每个pulse至少有1 个周期宽度的情况的。” 更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所 需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较 慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作 用 亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。当一个触发器进 入亚稳态时，即无法预测该输出电平，也无法预测何时输出才能稳定在某个电平上。在这期间， 触发器输出一些中间电平，或者可能出于振荡状态。 maxbird： 异步时钟域的同步问题其实是个很复杂的问题,其中牵扯的情况很多,还有一些注意的地方如 下: 1、图0705017-1中的同步电路其实叫一位同步器,它只能用来对一位异步信号进行同步,而且 这个信号的宽度必须大于本级时钟的脉冲宽度,否则有可能根本采不到这个异步信号。 2、为什么图0705017-1中的同步电路只能用来对一位异步信号进行同步呢? (1)当有两个或更多的异步信号(控制或地址)同时进入本时域来控制本时域的电路时,如果 这些信号分别都用图0705017-1中的同步电路来同步就会出现问题,由于连线延迟或其他延 迟使两个或更多的异步信号(控制或地址)之间产生了skew,那么这个skew经过图0705017-1 的同步器同步进入本时域后,会产生很大的skew或产生竞争,导致本时域电路出错。 (2)如果是异步数据总线要进入本时域,同样不能用图0705017-1的电路,因为数据的变化是 很随机的,其0的宽度或1的宽度和本时域时钟脉冲无关,所以图0705017-1的电路可能会采不 到正确数据。 3.对于多位的异步信号如何同步呢? (1)可采用保持寄存器加握手信号的方法同步(多数据,控制,地址) (2)特殊的具体应用电路结构,根据应用的不同而不同 (3)异步FIFO 4.为什么异步FIFO中的多位异步读写地址可以用图0705017-1的同步器来同步呢? 因为异步FIFO中的多位异步