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第三章VHDL简介回顾
VHDL简介回顾 作业：用三种结构体的实现方法编全加器的程序 实体说明（entity） 行为描述：注重对象的功能 数据流描述：用逻辑方程 结构描述：预定义元件连线 configuration配置语句 configuration half_add_con of half_adder is for half_add_b end for; end half_add_con; * * VHDL的五个组成部分 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY reg12 IS ??? PORT( ??????? d??????? : IN STD_LOGIC _VECTOR(11 DOWNTO 0); ??????? clk??????? : IN STD_LOGIC; ??????? q??????? : OUT STD_LOGIC _VECTOR(11 DOWNTO 0)); END reg12; ARCHITECTURE a OF reg12 IS BEGIN ??? PROCESS ??? BEGIN ??????? WAIT UNTIL clk = 1; ??????? q = d; ??? END PROCESS; END a; 库 程序包 实体 结构体 配置 CONFIGURATION ３.2.1 结构体的三种描述方式 *
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