EDA分频器的设计.docVIP

EDA实验报告 学院： 班级： 学号： 指导老师： 姓名： 实验目的：学习数控分频器的设计，分析和测试方法。 实验原理：不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有计时器溢出位与预置数加载输入信号相接即可。 实验内容 将4096HZ的时钟信号分频为1HZ的时钟信号。 实验原理图： 实验源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk_in:in std_logic; fout:out std_logic); end; architecture one of dvf is signal cnt: integer range 0 to 2048; signal clk_out:std_logic; begin process(clk_in) begin if clk_inevent and clk_in = 1 then if cnt=2048 then cnt =0; clk_out =not clk_out; else cnt=cnt+1; end if; end if; end process; fout=clk_out; end one; 功能仿真波形图： 实验引脚图： 实验箱上工作情况：当CLOCK5接4096HZ的时钟信号时，扬声器每秒钟响一次。 如实验内容1将4096HZ的时钟信号分频为2HZ、8HZ、16HZ的时钟信号。 编写四选一MUX，可用按键控制选择分频后的某时钟。 实验原理图： 实验源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk:in std_logic; s: in std_logic_vector(1 downto 0); clk_out:out std_logic); end; architecture one of dvf is signal clk1_out:std_logic; signal clk2_out:std_logic; signal clk3_out:std_logic; signal clk4_out:std_logic; signal cnt2048:integer range 0 to 2048; signal cnt1024:integer range 0 to 1024; signal cnt256:integer range 0 to 256; signal cnt128:integer range 0 to 128; begin fen1: process(clk) begin if clkevent and clk = 1 then if cnt2048=2048 then cnt2048 =0; clk1_out =not clk1_out; else cnt2048=cnt2048+1; end if; end if; end process; fen2: process(clk) begin if clkevent and clk = 1 then if cnt1024=1024 then cnt1024 =0; clk2_out =not clk2_out; else cnt1024=cnt1024+1; end if; end if; end process; fen8: process(clk) begin if clkevent and clk = 1 then if cnt256=256 then cnt256 =0; clk3_out =not clk3_out; else cnt256=cnt256+1; end if; end if; end proce