基于FPGA的lcd字符显示电子钟设计.doc

信息工程学院电子信息系专业实训报告 基于FPGA的lcd字符显示电子钟设计 专业班级： 学号： 姓名： 指导教师： 基于FPGA的lcd字符显示电子钟设计 1.实训目的： 1.1了解Spartan-3E开发板。 1.2掌握LCD的构成、原理与设计方法。 1.3掌握使用verilog HDL语言。 1.4了解FPGA的知识点和技术操作。 1.5熟悉ISE开发环境，掌握工程建立。 2.实训时间、地点： 2.1时间：2014年6月15日——2014年6月29日 2.2地点：内蒙古科技大学FPGA技术应用实验室 实训内容 3.1选题背景 本节将从FPGA嵌入式应用开发技术与数字钟技术发展的客观实际出发，通过对该技术发展状况的了解，以及课题本身的需要，指出研究基于FPGA的芯片系统与设计——数字钟的设计与实现的必要性。 3.2 FPGA简介 3.2.1 FPGA概述 FPGA是现场可编程门阵列（Field Programmable Gate Array））HDL的进步。 3.2.2 FPGA系统设计流程 一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图2-2所示。 图2-2 CPLD/FPGA系统设计流程 流程说明： 1.工程师按照“自顶向下”的设计方法进行系统划分。 2.输入VHDL代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。 3.将以上的设计输入编译成标准的VHDL文件。 4.进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。 5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 6.利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。 7.利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 8.在适配完成后，产生多项设计结果：（a）适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。 3.3 基于spartan 3e 开发板的lcd1602原理 LCD1602，根据名称可以知道，就是能显示2行，每行16个字符的液晶，只能显示字母，数字和符号等字符，不能显示汉字，图片。如下图： 实验板显著的特征是2线16字符液晶显示器LCD。尽管LCD支持8位的数据接口，为了与其它的XILINX的开发板保持兼容并且尽可能减少针脚数，FPGA仅通过4位的数据接口线控制LCD，如图 Spartan 3e控制器有三个内部存储空间，每个都有专门用途。送数据给这些空间之前必须初始化。 DD RAM 显示数据RAM 存储字符编码 CG ROM 字符产生器ROM 包括每个事先定好的字符的字体位图 CG RAM 字符产生器RAM 提供空间给八位的自定义字符位图 附图：8位自定义字符图 3.4verilog HDL语言程序的编写 （1）程序开头编写，定义 module lcd(clk_50,lcd_data,lcd_rw,lcd_rs,lcd_en,rst); input clk_50,rst; output [3:0]