106分频计数器的实现和仿真.docVIP

下载本文档

5
0
约1.17万字
约 12页
2018-03-07 发布于河南
举报
版权申诉

106分频计数器的实现和仿真.doc

1、本文档共12页，可阅读全部内容。
2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

106分频计数器的实现和仿真

106 分频计数器的实现和仿真程序如下： Library IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; ENTITY divider_1m IS PORT(clk : IN std_logic; clk1s : OUT std_logic); END divider_1m; ARCHITECTURE rt1 OF divider_1m IS SIGNAL cnt:INTEGER RANGE 0 TO 9; --SIGNAL cnt:INTEGER RANGE 0 TO 999999; 用于实际下载 BEGIN PROCESS(clk) BEGIN If (clkevent and clk=1)then If (cnt=cnthigh)then cnt=0; clk1s=1; Else cnt=cnt+1; clk1s=0; End if ; End if ; END PROCESS; END rt1; 计数器的VHDL描述 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY counter IS PORT( clk : IN std_logic; load : IN std_logic; buffertime : IN std_logic_vector(23 downto 0); time : OUT std_logic_vector(23 downto 0)); END counter; ARCHITECTURE rt1 OF counter IS SIGNAL clk1s : std_logic; SIGNAL time_sig: std_logic_vector(23 downto 0); Component divider_1m PORT( clk : IN std_logic; clk1s : OUT std_logic); End component; BEGIN divider1M:divider_1m Port map (clk = clk,clk1s = clk1s); PROCESS(clk1s,clk) BEGIN If (clkevent and clk=1)then If (load=1)then Time_sig=buffertime; Else If (clk1s=1)then If (Time_sig(3 downto 0) =1001)then Time_sig(3 downto 0) =0000; If (Time_sig(7 downto 4) =0101)then Time_sig(7 downto 4) =0000; If (Time_sig(11 downto 8) =1001)then Time_sig(11 downto 8) =0000; If (Time_sig(15 downto 12) =0101)then Time_sig(15 downto 12) =0000; If (Time_sig(23 downto 16) =001001)then Time_sig(23 downto 16) =010000; Elsif (time_sig(23 downto 16)=011001)then Time_sig(23 downto 16) =100000; Elsif (time_sig(23 downto 16)=100011)then Time_sig(23 downto 16) =000000; Else Time_sig(23 downto 16)= time_sig(23 downto 16)+1; End If ; Else Time_sig(15 downto 12)=Time_sig(15 downto 12)+1; End If ; Else Time_sig(11 downto 8)= time_sig(11 downto 8)+1; End If ; Else Time_sig(7 downto 4)= time_sig(7 downto 4)+1; End If ; Else Time_sig(3 downto 0)= time_sig(3 downto 0)+1; End I