[初中教育]微机原理第5章.ppt

T1状态：CPU往多路复用总线上发送地址信息，选中所要寻址的存储单元或外设端口地址。 T2状态：CPU从总线上撤销地址，并使总线的低16位浮置成高阻状态，为传送数据作准备。 T3状态：总线的高4位继续提供状态信息，低16位将出现由CPU写出的数据，或CPU从存储器或者外设端口读入的数据。 等待状态：有些情况下，I/O或M不能及时配合CPU传送数据，在T3状态之后自动插入若干个时钟周期Tw，直至CPU接受到“准备好”信号，自动脱离Tw状态进入T4。 T4状态：总线周期结束。 空闲周期TI：两个总线周期之间，若干个时钟周期。 电源线和地线：3根 1个电源线Vcc(引脚40):输入电压+5V±10% 2个地线GND(引脚1，20)：均接地 最小方式：控制信号M/IO（或M/IO）、WR、INTR、ALE、DT/R、DEN直接从CPU的第24~29脚送出。 最大方式：从S2、S1、S0组合中得到。 同步传输的特点是要求主模块按严格的时间标准发出地址、产生命令，也要求从属模块按严格时间标准读出数据或完成写入动作。统一的时间标准就是系统时钟。模块之间的配合简单，但它对所有模块都强求在同一时限完成动作，使系统的组成缺乏灵活性。 2) 异步传输 同步传输要求总线上的各模块速度要严格匹配，为了能使不同速度的模块组成系统，因此采用异步传输控制数据传输。异步传输设置一对握手(Handshaking)线，即请求(Request)和响应(Acknowledge)信号线。当主模块打算由从属模块指定单元读出数据时，要经过如下的握手联络过程： (1) 主模块将指定单元地址驱动到地址总线上； (2) 当地址在地址总线上稳定之后，主模块将请求线RD(相应于读命令READ)降为有效低电平，以此表示一次新的传输周期开始，从属模块在收到地址和请求信号之后，各自进行译码，被选中的从属模块从被选中的惟一单元中送出数据，并将该数据驱动到数据总线上； (3) 数据送到数据总线上之后，该从属模块立即将响应线ACK由高电平降为有效低电平，表示已将主模块所需要的数据提供在数据总线上，并一直稳定地维持着； (4) 主模块在采样到ACK为有效低电平之后，就可以从数据总线上读取数据，然后主模块将请求信号RD变为无效高电平； (5) 从属模块采样到请求线为无效高电平后，将放到数据总线上的数据撤除，同时将ACK信号变为无效高电平，表示本次总线传输周期结束。 异步传输的请求REQ信号和响应ACK信号的呼应是完全互锁的关系，即开始传输数据前RD和ACK必须都处于无效高电平状态，只有前一传输周期完全结束后，才能开始一个新的传输周期。当RD变为有效低电平后，不同速度的从属模块按照各自的可能响应速度确定发出ACK有效低电平的时间，速度快的从属模块会立即响应；而速度慢的从属模块则要经过足够长的时间，在能满足主模块要求之后，才将它的ACK下降为有效低电平。异步传输是由主模块提出要求后，由被选中的从属模块来决定响应速度。因此，不同速度的模块可以存在于同一系统中，都能以各自最佳的速度互相传输数据。 3) 半同步传输 半同步传输是综合同步和异步传输的优点而设计出来的混合式传输。半同步传输保留了同步传输的基本特点，即地址、命令和数据等信号的发出时间都严格参照系统时钟的某个前沿时刻，而对方接受判断它时，又都采用在系统时钟脉冲的后沿时刻来识别。也就是说，保证总线上的一切操作都被时钟“同步”了。半同步传输方式为了能像异步传输那样，能允许用不同速度的模块组成系统，而设置了一条“等待”(WAIT)或“准备就绪”(READY)信号线。因此，在半同步传输系统中，对于快速模块，就像同步传输一样，按严格时钟沿一步步地传输地址、命令和数据；而对于慢速设备，则要借助READY线，强制使主模块延迟整数个系统时钟间隔。 半同步传输方式适合于系统速度不高但系统中又包含有速度差异较大的设备的情况。8086 CPU可以插入等待状态TW的总线周期，就是半同步传输的一个实例。 5.4.2 PC总线 IBM-PC及XT使用的总线称为PC总线，它是为配置外部I/O适配器和扩充存储器专门设计的一组I/O总线，又称为I/O通道，共有62条引线，全部引到系统板上8个62芯总线的扩展槽J1～J8上，可插入不同功能的插件板，用以扩展系统功能，如图5.18所示。 62根总线按功能可分为四类：第一类，电源线8根(+5 V的2根、－5 V的1根、+12 V的1根、－12 V的1根地线3根)；第二类，数据传送总线8根；第三类，地址总线20根；第四类，控制总线26根。 图5.18 PC总线 1. 数据总线 D7～D0共8条，是双向数据传