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时序逻辑设计实践 计数器 Latches and Flip-Flops Switch debouncing BUS holder circuit Multibit registers and latches 4位寄存器74x175 8位寄存器 什么是计数器 二进制计数器 二进制计数器续 十进制计数器 其他计数方式的计数器设计 环行计数器 环行计数器续 扭环计数器（约翰逊计数器） 扭环计数器续 Ripple counter Synchronous counters with serial enable Synchronous counters with parallel enable MSI计数器芯片：’163 ’163介绍续 74163 利用74x163实现任意二进制加计数器——利用CLR 利用74x163实现任意二进制加计数器——利用CLR续 利用74x163实现任意二进制加计数器——利用LD 利用74x163实现任意二进制加计数器——利用LD续 利用74x163实现任意二进制加计数器——利用RCO 利用74x163实现任意二进制加计数器——利用RCO续1 利用74x163实现任意二进制加计数器——利用RCO续2 利用74x163实现其他的非二进制加计数方式的计数器 利用74x163实现其他的非二进制加计数方式的计数器续1 利用74x163实现其他的非二进制加计数方式的计数器续2 利用74x163实现其他的非二进制加计数方式的计数器续3 利用74x163实现序列发生器 利用74x163实现序列发生器续 方法二：充分利用LD预置端 工作条件：如果计数循环的初状态不是“0”，而是其他计数状态 思路：令计数状态“12”时产生一个LD有效，而在计数状态“8”、 “9”、 “10”、 “11”、 “12”、LD都无效；这样当到计数状态“13”时，状态机状态随LD的有效而回到计数状态“DCBA”的预置数所输入的状态；这时DCBA应该等于初状态“0111” 7 8 9 10 11 12 EX7：请设计一个模6的二进制加计数器，计数方式如右图所示： QDQC QBQA 00 01 11 10 00 01 11 10 d d 0 1 d d d d d d 1 d 1 d 1 1 LD LD=(QD QC)’ 电路图在下页 5V CP Ex７电路图 总结： 1、如果用与非门实现对LD的控制，可以采用对CLR控制的相同方法：即查找末状态，把输出为的状态变量找出来，构成一个与非关系接到LD端； 2、如果不采用与非方式，或者需要更为简化的逻辑，可象ex7中所示那样，通过卡诺图来逐步逐步实现对LD驱动方程的讨论； 3、通过对‘163CLR或者LD端的控制以实现任意二进制加计数器的方法，所得到的状态机都是可以自行启动的； 利用行波输出来实现二进制加计数器的条件是：末状态为计数“15”； 7 8 9 10 11 12 EX8：请设计一个模9的二进制加计数器，计数方式如右图所示： CP 5V 13 14 15 EX9：请设计一个模256的二进制加计数器（计数器的扩展） CP 5V 说明：用两个计数器实现：RCO输出到下一级的ENPENT Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 EX10：请设计一个模159的二进制加计数器 分析：首先将两个‘163扩展成模为256的计数器，然后在根据前面对CLR控制端应用的方法，实现模为200的二进制加计数器； 设初态为计数“0”，末态为计数160；则16010=101000002；对应的状态变量为Q7Q6Q5Q4Q3Q2Q1Q0；则输出为1的状态变量为Q7和Q5，他们两个通过一个与非关系反馈回’163的CLR端 CP Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 5V 思路与步骤： 1、将‘163器件改造成与待求计数器模相同的二进制加计数器； 2、将改造的计数器的状态输出转换成待求计数器的状态输出；他们之间是一个组合逻辑关系；输入已知为改造后的计数器状态输出，而未知输出为带求计数器的状态输出； EX10：请利用’163器件和与非门实现一个3位环行计数器 步骤一：3位环行计数器的模为3，所以，先将‘163改造成模3的计数器 步骤二：完成从’163状态输出到3位环行计数器之间的转换； QBQA Q2Q1Q0 构建真值表 00 100 01 010 10 001 11 ddd 电路图在下页 CP 5V Q2 Q1 Q0 Ex10电路图 为了简便起见，可以将任意项都看成逻辑“0”； 电路图在下页 构建真值表 111 ddd QCQBQA Q2Q1Q0 000 000 001 001 010 011 011 111 100 110 101 100 110 ddd EX11：请利用’163器件和与’138实现一个3位