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verilog数字系统设计教程第10章例题
第十章 例题
module add_4( X, Y, sum, C);
input [3 : 0] X, Y;
output [3: 0] sum;
output C;
assign {C, Sum } = X + Y;
endmodule
//而16位加法器只需要扩大位数即可，见下例：
module add_16( X, Y, sum, C);
input [15 : 0] X, Y;
output [15 : 0] sum;
output C;
assign {C, Sum } = X + Y;
endmodule
快速乘法器常采用网格形式的迭带阵列结构，图 10.3示出两个四位二进制数相乘的结构图，
//用Verilog HDL来描述乘法器是相当容易的，只需要把运算表达式写出就可以了，见下例。
module mult_4( X, Y, Product);
input [3 : 0] X, Y;
output [7 : 0] Product;
assign Product = X * Y;
endmodule
// 而8位乘法器只需要扩大位数即可，见下例：
module mult_8( X, Y, Product);
input [7 : 0] X, Y;
output [15 : 0] Product;
assign Product = X * Y;
endmodule
// 下面就是一个位数可以由用户定义的比较电路模块：
module compare_n ( X, Y, XGY, XSY, XEY);
input [width-1:0] X, Y;
output XGY, XSY, XEY;
reg XGY, XSY, XEY;
parameter width = 8;
always @ ( X or Y ) // 每当X 或Y 变化时
begin
if ( X = = Y )
XEY = 1; // 设置X 等于Y的信号为1
else XEY = 0;
if (X Y)
XGY = 1; // 设置X 大于Y的信号为1
else XGY = 0;
if (X Y)
XSY = 1; // 设置X 小于Y的信号为1
else XSY = 0;
end
endmodule
//下面就是带使能控制信号（nCS）的数据位宽可以由用户定义的(8位)八路数据通道选择器模块：
module Mux_8( addr,in1, in2, in3, in4, in5, in6, in7, in8, Mout, nCS);
input [2:0] addr;
input [width-1:0] in1, in2, in3, in4, in5, in6, in7, in8;
input nCS;
output [width-1:0] Mout;
parameter width = 8;
always @ (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or nCS)
begin
if (!nCS) //nCS 低电平使多路选择器工作
case(addr)
3’b000: Mout = in1;
3’b001: Mout = in2;
3’b010: Mout = in3;
3’b011: Mout = in4;
3’b100: Mout = in5;
3’b101: Mout = in6;
3’b110: Mout = in7;
3’b111: Mout = in8;
endcase
else //nCS 高电平关闭多路选择器
Mout = 0;
end
endmodule
//下面就是一个简单的与总线有接口的模块是如何对总线进行操作的例子：
module SampleOfBus( DataBus, link_bus，write );
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