[文学]第六章 VHDL设计应用实例1.ppt

第六章 VHDL设计应用实例 6.1 8位加法器的设计 1、设计思路 多位加法器的构成方式：并行进位 串行进位 并行进位：速度快、占用资源多 串行进位：速度慢、占用资源少 PORT(CLK，LD：IN STD_LOGIC； D：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； CAO：OUT STD_LOGIC)； END COMPONENT； SIGNAL CAO1，CAO2 ：STD_LOGIC； SIGNAL LD1，LD2 ：STD_LOGIC； SIGNAL PSINT：STD_LOGIC； BEGIN U1：LCNT8 PORT MAP(CLK=CLK，LD=LD1， D=A，CAO=CAO1)； U2：LCNT8 PORT MAP(CLK=CLK，LD=LD2， D=B，CAO=CAO2)； PROCESS(CAO1，CAO2) BEGIN IF CAO1= 1 THEN PSINT= 0； ELSIF CAO2 EVENT AND CAO2= 1 THEN PSINT=1； END IF； END PROCESS； LD1=NOT PSINT；LD2=PSINT；PSOUT=PSINT； END ART； * * 速度与资源的折中选择：并行加法器与串行级联 2、4位并行加法器 3、8位二进制加法器 仿真结果： 6.2 8位乘法器的设计 1、选通与门模块andarith 2、16位锁存器reg16b 3、8位右移寄存器sreg8b 4、乘法运算控制器arictl 5、8位加法器adder8b 8位加法器及4位加法程序见6.1节。 或： 6、8位乘法器multi8x8 仿真结果： 8位加法器构成8位乘法器与8位全并行乘法器性能比较（器件为EPM7256SRC208-7）： 128.2MHz 35.6MHz 最高速度 122/256（47%） 11/256 (4%) 共享扩展项 247/256（96%） 45/256 (17%) 逻辑单元（LC） 8位全并行 乘法器 8位加法器构成8位乘法器 6.3 序列检测器的设计 比较例3.9.22 及以下简洁描述 6.4 正负脉宽数控调制信号发生器的设计 1．设计思路 图6.4 是脉宽数控调制信号发生器逻辑图，此信号发生器是由两个完全相同的可自加载加法计数LCNT8组成的，它的输出信号的高低电平脉宽可分别由两组8位预置数进行控制。 图6.4 脉宽数控调制信号发生器逻辑图 如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。图6.4中D触发器的一个重要功能就是均匀输出信号的占空比，提高驱动能力，这对驱动，诸如扬声器或电动机十分重要。 2．VHDL源程序 1) 8位可自加载加法计数器的源程序LCNT8.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164，.ALL； ENTITY LCNT8 IS --8位可自加载加法计数器 PORT(CLK，LD：IN STD_LOGIC； --工作时钟/预置值加载信号 D：IN INTEGER RANGE 0 TO 255；--8位分频预置数 CAO：OUT STD_LOGIC)； --计数溢出输出 END LCNT8； ARCHITECTURE ART OF LCNT8 IS SIGNAL COUNT：INTEGER RANGE 0 TO 255； --8位计数器设置 BEGIN PROCESS ( CLK ) BEGIN IF CLKEVENT AND CLK= 1 THEN IF LD= 1 THEN COUNT=D； --LD为高电平时加载预置数