[理学]CPLD工作原理.ppt

第 4 章 VHDL设计初步;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.1 多路选择器的VHDL描述 ;4.2 寄存器描述及其VHDL语言现象 ;4.2 寄存器描述及其VHDL语言现象 ;4.2 寄存器描述及其VHDL语言现象 ;4.2 寄存器描述及其VHDL语言现象 ;5. 不完整条件语句与时序电路 ;5. 不完整条件语句与时序电路 ;5. 不完整条件语句与时序电路 ;4.2.3 实现时序电路的VHDL不同表述 ;4.2.3 实现时序电路的VHDL不同表述 ;【例4-11】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- 必须打开STD_LOGIC_1164程序包 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --在此，赋值语句可以放在进程外，作为并行赋值语句 END ; ;4.2.3 实现时序电路的VHDL不同表述 ;4.2.3 实现时序电路的VHDL不同表述 ;4.2.3 实现时序电路的VHDL不同表述 ;KX康芯科技;图4-9 例4-15综合后的电路（Synplify综合） ;图4-10 半加器h_adder电路图及其真值表 ;图4-11 全加器f_adder电路图及其实体模块 ;4.3.1 半加器描述 ;KX康芯科技;4.3.1 全加器描述 ;KX康芯科技;4.3.2 CASE语句 ;4.3.2 CASE语句 ;4.3.2 CASE语句 ;4.3.3 全加器描述和例化语句 ;4.4 计数器设计 ;4.4 计数器设计 ;4.4 计数器设计 ;KX康芯科技;4.4 计数器设计 ;4.4 计数器设计 ;KX康芯科技;4.5 一般加法计数器设计 ;;4.5 一般加法计数器设计 ;4.5 一般加法计数器设计 ;KX康芯科技;4.5 一般加法计数器设计 ;Summary;习 题 ;习 题 ;习 题 ;习 题 ;习 题 ;思考;【例4-A】 ENTITY mux81a IS PORT ( a, b,c,d,e,f,g,h : IN BIT; s : IN BIT_vector(2 downto 0); y : OUT BIT ); END ENTITY mux81a; ARCHITECTURE one OF mux81a IS BEGIN y = a WHEN s = “000” ELSE b WHEN s = “001” ELSE c WHEN s = “010” ELSE d WHEN s = “011” ELSE e WHEN s = “100” ELSE f WHEN s = “101” ELSE g WHEN s = “110” ELSE h; END ARCHITECTURE one ; ;【例4-A】 ENTITY mux81a IS PORT ( a, b,c,d,e,f,g,h : IN BIT; s : IN BIT_vector(2 downto 0); y : OUT BIT ); END ENTITY mux81a; ARCHITECTURE one OF mux81a IS BEGIN process(a,b,c,d,e,