[理学]第十二讲 常见时序逻辑功能器件.ppt

2005-11-24 中国科学技术大学快电子学实验室 刘树彬 脉冲数字电路 第十二讲 常见时序逻辑功能器件 2005年11月24日 第五章 时序逻辑电路 6 时序逻辑电路的分析和设计 6.1 时序逻辑电路的基本概念 6.2 时序逻辑电路的分析方法 6.3 同步时序逻辑电路的设计方法 7 常用时序逻辑功能器件 7.1 计数器 7.2 寄存器和移位寄存器 计数器(Counters) 计数器： 数字系统中用的较多的一类基本逻辑器件 基本功能是记录输入时钟脉冲的个数，即实现计数功能 也可用于分频、定时、产生节拍脉冲和序列脉冲等许多方面 几乎所有的数字设备中都有计数器 分类 按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器 按进位体制的不同，可分为二进制计数器和非二进制计数器 按计数过程中数字的增减趋势，可分为加法计数器、减法计数器和可逆计数器 计数器的分类 二进制计数器 二进制异步计数器 二进制异步加计数器 二进制异步减计数器 二进制同步计数器 二进制同步加计数器 二进制同步减计数器 二进制同步可逆计数器 非二进制计数器 集成计数器介绍 二进制异步加法计数器 二进制异步加法计数器的时序图 二进制异步减法计数器 二进制异步减法计数器的时序图 二进制异步计数器小结 n位二进制异步计数器由n个处计数工作状态的触发器组成。各触发器之间的连接方式，由加、减方式和触发器的触发方式决定（D或JK构成T触发器） 在二进制异步计数器中，高位计数器的状态翻转必须在低1位触发器产生进位信号（加法计数）或借位信号（减法计数）之后才能实现。对第n位计数器来说，这需要延迟n*tpd时间 计数脉冲的最小周期为：Tmin = n*tpd 计数脉冲的最大频率为：Fmax = 1/Tmin = 1/(n*tpd) 除了FF0，对于其它各触发器，时钟信号本身扮演着进位（借位）信号的角色 电路简单，无需附加逻辑 串行计数器，速度较慢（Ripple Clock） 二进制同步加法计数器 多位二进制数末位加1，若其中第i位以下各位皆为1时，则第i位应改变状态。 1 0 1 1 0 1 1 + 1 1 0 1 1 1 0 0 同步计数器的特点：计数脉冲同时接于各位计数器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。也被称为并行计数器 构成元素：T触发器、JK触发器、D触发器…… T触发器构成时：Ti＝Qi-1Qi-2……Q1Q0=∏Qj 二进制同步加法计数器 二进制同步加法计数器电路构成： ?4个下降沿触发的JK触发器 ?J = K, JK触发器 ? T触发器 ?各驱动信号分别为： J0=K0=1; J1=K1=Q0; J2=K2=Q0Q1; J3=K3=Q0Q1Q2 ?Ji = Ki =1， Qi=1；向高位产生进位 二进制同步加法计数器状态表 二进制同步加法计数器时序图 二进制同步减法计数器 电路构成： 4个下降沿触发的JK触发器 J = K, JK触发器 ? T触发器 各驱动信号分别为： J0=K0=1; J1=K1=/Q0; J2=K2=/Q0/Q1; J3=K3=/Q0/Q1/Q2 Ji = Ki =1， /Qi=1；向高位产生借位 二进制同步可逆计数器 电路构成： 类似于加法或减法计数器，使用4个下降沿触发的JK触发器 J = K, JK触发器 ? T触发器 关键的不同点是增加一控制信号（X），X = 1, 是加法计数器；反之，是减法计数器 Ji = Ki =1；向高位产生进位/借位 各驱动信号分别为： J0=K0=1; J1=K1=XQ0+/X/Q0; J2=K2=XQ0Q1+/X/Q0/Q1; J3=K3=XQ0Q1Q2+/X/Q0/Q1/Q2 非二进制计数器 用卡诺图化简求D触发器的驱动信号的最简表达式 8421码十进制同步加法计数器电路图 8421码十进制同步加法计数器状态图 集成计数器介绍——74161 74LS161的逻辑电路 74LS161的时序图 集成计数器介绍——74193 74LS193的逻辑电路 用集成计数器构成任意进制计数器 用现有的M进制计数器构成N进制计数器时，若MN，则只需一片M进制计数器；若MN，则需要多片M进制计数器 MN时，通常用两种方法实现： 反馈清零法和反馈置数法： 反馈清零法适合于有清零输入端的集成计数器，其基本思路是利用计数器的清零功能，当计数器从0状态开始计数，输入第N个CP脉冲时，通过与非门译码后，反馈给/CLR一个清零信号，立即使计数器返回到0状态。接着，计数器重新从0状态开始新的计数周期 反馈置数法适合于有预置数功能的集成计数器，其基本思路是利用计数器的同步预置数功能，在其计数过程中，可以将它输出的任意一