[理学]项目4 C7组合逻辑电路.ppt

电子产品设计与制作 姚树申 第7章 组合逻辑电路 例：用双4选1数据选择器和非门构成全加器。 解（1）分析设计要求 例：用数据选择器实现逻辑函数： （4）画连线图。 7.2.2 数值比较器 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。 设 A ＞ B 时 L1＝1；A ＜ B 时 L2＝1；A ＝ B 时 L3 ＝ 1。 得1位数值比较器的真值表。 1位数值比较器 22 逻辑表达式 逻辑图 7.3.1 二进制编码器 3位二进制编码器 输入 8个互斥的信号 输出 3位二进制代码 真值表 7.3 编码器 用 n 位二进制代码来表示 个信号的电路称为二进制编码器 逻辑表达式 逻辑图 输入 10个互斥的数码 输出 4位二进制代码 真值表 7.3.2 二－十进制编码器 将十进制的10个数码0～9编成二进制代码的逻辑电路称为二－十进制编码器 逻辑表达式 逻辑图 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。 真值表 7.3.3 优先编码器 逻辑表达式 逻辑图 8线－3线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。 7.4.1 二进制译码器 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。 7.4 译码器 3位二进制译码器 真值表 输入：3位二进制代码 输出：8个互斥的信号 逻辑表达式 逻辑图 电路特点：与门组成的阵列 集成二进制译码器74LS138 输入：自然二进制码 输出：低电平有效 74LS138 的真值表 例 用3/8线译码器 74LS138 和两个与非门实现全加器。 解 全加器的函数表达式为： 将输入变量Ai、Bi、Ci-1分别对应地接到译码器的输入端A2、A1、A0，由上述逻辑表达式及 74LS138 的真值表可得： 因此得出： 接线图： 　　二-十进制译码器的输入是十进制数的 4 位二进制编码（BCD码），分别用 A3、A2、A1、A0 表示；输出的是与 10 个十进制数字相对应的 10 个信号，用 Y9～Y0 表示。由于二-十进制译码器有 4 根输入线，10 根输出线，所以又称为 4线-10线译码器。 　　把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。 7.4.2 二 - 十进制译码器 真值表 逻辑表达式 逻辑图 数码显示器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 7.4.3 显示译码器 23 b=c=f=g=1，a=d=e=0时 c=d=e=f=g=1，a=b=0时 共阴极 显示译码器真值表 7.5.1 数据选择器 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 7.5 数据选择器和数据分配器 4选1数据选择器 逻辑图 集成 双4选1 数据选择器 74LS153 选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。 （2）写出数据选择器的输出函数逻辑函数。 （3）将全加器的输出逻辑函数式与数据选择器的输出函数逻辑函数式进行比较。 设 时，有 故必须， 设 时，有 故必须， 20 组合逻辑电路的分析方法和设计方法 典型组合逻辑电路的逻辑功能和使用方法 利用二进制译码器和数据选择器设计组合逻辑电路的方法 学习要点 7.1 组合逻辑电路的分析与设计 7.2 加法器与数值比较器 7.3 编码器 7.4 译码器 7.5 数据选择器与数据分配器 章节安排 组合逻辑电路： 1）输出仅由输入决定，与电路当前状态无关； 2）电路结构中无反馈环路（无记忆）。 7.1 组合逻辑电路的分析与设计 7.1.1 组合逻辑电路的分析 逻辑图 逻辑 表达式 1 1 最简与或表达式 化简 2 2 从输入到输出逐级写出 最简与或表达式 3 真值表 3 4 电路的 逻辑功能 当输入A、B、C中有2个或3个为1时，输出F为1，否则输出F为0。 所以这个电路实际上是一种3人表决