[工学]EDA实验指导书.doc

《EDA技术》课程实验指导书 上海海事大学信息工程学院实验中心 2009－07－08 目 录 实验一 Quartus II原理图设计 1、 在QuartusII中用原理图输入法设计8位全加器 2、 在QuartusII中用原理图输入法设计较复杂数字系统 实验二 基于VHDL的简单组合与时序电路设计 1、 应用QuartusII完成基本组合电路设计 2、 应用QuartusII完成基本时序电路的设计 3、 设计含异步清0和同步时钟使能的加法计数器 实验三 数控分频器的设计 实验四 用QuartusII设计正弦信号发生器 实验五 序列检测器设计 实验六 乐曲硬件演奏电路设计 附录：GW48 EDA/SOPC主系统使用说明 实验一 Quartus II原理图设计 1、在QuartusII中用原理图输入法设计8位全加器 (1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 (2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以由半加器来构成。 (3) 实验内容1：按照1-1、1-2图完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。 1-1 半加器原理图 1-2 全加器原理图 (4) 实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件下载（JTAG模式下载SOF文件）测试。建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。引脚分配如下：a[7..0]对应的是PIO[15..8],，引脚分别是12、8、7、6、4、3、2、1。b[7..0]对应的是PIO[7..0],，引脚分别是240、239、238、237、236、235、234、233。cin对应的是PIO49，引脚是173。sum[7..0]对应的是PIO[23..16],，引脚分别是20、19、18、17、16、15、14、13。cout对应的是PIO39，引脚是160。 结构如图1-3。 1-3 8位加法器原理图 (5) 实验内容4：要求全程编译后生成用于配置器件EPCS4编程的压缩POF文件，并使用USB-Blaster，通过AS模式对实验板上的EPCS4进行编程，最后进行验证。 (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。 2、在QuartusII中用原理图输入法设计较复杂数字系统 (1) 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计。 (2) 原理说明：利用6.2节介绍的2位计数器模块，连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照6.2节中的设计流程和方法即可完成全部设计。 (3) 实验内容：首先完成2位频率计的设计，然后进行硬件测试，建议选择电路模式2；数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。 (4) 实验报告：给出各层次的原理图、工作原理、仿真波形图和分析，详述硬件实验过程和实验结果。 实验二 基于VHDL的简单组合与时序电路设计 1、应用QuartusII完成基本组合电路设计 (1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1：首先利用QuartusⅡ完成2选1多路选择器（例2-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图2-2所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 (3) 实验内容2：将此多路选择器看成是一个元件mux