[工学]FPGA电子技术课程设计报告.doc

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2018-03-10 发布于浙江
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[工学]FPGA电子技术课程设计报告

3.5.2 3.5.2 3.5.7 3.5.7 3.5.10 3.5.10 3.5.15 3.5.15 二、3.6.3 锁存器程序代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY keep IS PORT (clk,cr,cd:IN std_logic; d:IN std_logic_vector(3 DOWNTO 0); q:OUT std_logic_vector(3 DOWNTO 0)); END; ARCHITECTURE w1 OF keep IS BEGIN PROCESS(clk,cr) BEGIN IF cr=1THEN q=(OTHERS=0); ELSIF rising_edge(clk) THEN IF cd=1 THEN q=d; END IF; END IF; END PROCESS; END; 3.6.3vwf 3.6.3仿真 3.6.6可逆计数器程序代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY cross IS PORT (clk,cr,s:IN std_logic; q:OUT std_logic_vector(3 DOWNTO 0); co,bo:OUT std_logic); END; ARCHITECTURE w2 OF cross IS SIGNAL po:std_logic_vector(3 DOWNTO 0); BEGIN p1:PROCESS(clk,cr) BEGIN IF cr=1 THEN po=0000; ELSIF clk EVENT AND clk=0 THEN IF s=0 THEN IF po=9 THEN po=0000; ELSE po=po+1; END IF; ELSE IF po=0 THEN po=1001; ELSE po=po-1; END IF; END IF; END IF; END PROCESS; p2:PROCESS(s) BEGIN IF s=0 THEN co= po(3) AND po(0); ELSE co=0; bo=NOT po(3) AND NOT po(2) AND NOT po(1) AND NOT po(0); END IF; q=po; END PROCESS; END; 3.6.6vwf 3.6.6仿真 3.6.7任意进制计数器程序代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count60 IS PORT (clk,cr: IN std_logic; qh,pl:BUFFER std_logic_vector(3 DOWNTO 0); co:OUT std_logic); END; ARCHITECTURE w1 OF count60 IS BEGIN PROCESS(clk,cr) BEGIN IF cr=1 THEN qh=0000;pl=0000; ELSIF clk EVENT AND clk=0 THEN IF qh=5 AND pl=8 THEN co=1; ELSE co=0; END IF; IF pl=9 THEN pl=0000; IF qh=5 THEN qh=0000; ELSE qh=qh+1; END IF; ELSE pl=pl+1; END IF; END IF; END PROCESS; END; 3.6.7vwf 3.6.7仿真 3.6.8数控分频器程序代码 LIBRARY ieee USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY