VHDL文本输入设计流程(maxlplusII).ppt

引脚对应情况 实验板位置 多路选择器信号 通用目标器件引脚名 目标器件EP1K30TC144引脚号 1、键8： s PIO13 27 2、扬声器 y SPEAKER 99 3、时钟输入信号 b CLOCK0 126 4、时钟输入信号 a CLOCK5 56 选择引脚 锁定选项 引脚窗 此处输入 信号名 此处输入 引脚名 按键 “ADD”即可 注意引脚属性 错误引脚名将 无正确属性！ 再编译一次， 将引脚信息 进去 选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去 编程窗 在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式 下载（配置） 成功！ 5 硬件测试 选择电路 模式为“6” 模式选择键 “s”为高’ 电平 注意时钟 频率选择 CLOCK5：a 频率选择 1024Hz CLOCK0：b 频率选择 256Hz STEP1：建立 工作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 原理图/文本取名 STEP4：将设计项 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译 STEP10：编程 下载/配置 VHDL文本输入设计流程(maxlplusII) VHDL文本输入设计方法初步 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！ 1 编辑输入并保存VHDL源文件 新建一个设 计文件 使用文本输入方 法设计，必须选择 打开文本编辑器 在文本编辑窗中输入VHDL文件并存盘 建立文本编辑器对话框 文本编辑窗 用键盘输入设计 文件：多路选择器 存盘文件名必须 取为：mux21a.vhd 注意，要存在 自己建立的 文件夹中 文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！ 2 将当前设计设定为工程 设定当前文件为工程 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 选择编译器 编译窗 3 选择VHDL文本编译版本号和排错 设定VHDL编译版本号 选择此项 选择VHDL1993项 选择此项 消去这里的勾 编译出错！ 3 选择VHDL文本编译版本号和排错 确定设计文件中的错误 打开错误提示窗 错误所在 错误所在 改正错误 完成编译！ 首先选择此项， 为仿真测试新 建一个文件 时序仿真 选择波形 编辑器文件 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 消去这里的勾， 以便方便设置 输入电平 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 选择END TIME 调整仿真时间 区域。 选择65微秒 比较合适 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 先点击‘b’，将其 点为黑色 然后先点击此处 将弹出时钟周期 设置窗 设置输入信号‘b’ 的周期为800ns 设置输入信号‘a’ 的周期为2us 仿真波形文件 存盘！ 选择仿真器 运行仿真器 4 时序仿真 mux21a仿真波形 引脚锁定 可选择键8作为多 路选择器的输入“s” 选择实验电路结构图6 可选择输出“y” 的信号从扬 声器输出 信号a和b输入 两个不同频率 的时钟信号 键8的引脚名 作为“s”信号 键