计算机接口技术及应用 第3讲 (地址空间与译码).ppt

计算机接口技术及应用第三讲 (教材第2章) 计算机基本接口原理 ——计算机系统的地址空间和地址译码 计算机系统的地址空间和地址译码 主要内容 计算机系统（PC）的地址空间 I/O端口寻址和地址译码器设计和地址分配 总线驱动和数据缓冲 目的 了解计算机系统的地址空间，掌握I/O端口寻址方法，及其地址译码器设计方法 要求 了解计算机系统的地址空间，掌握I/O端口的寻址方法，编程访问方法，地址译码器设计和地址分配方法 计算机系统的地址空间 计算机系统的地址空间分两大部分 存储器空间（by the memory management unit[MMU]） 输入/输出空间 存储器空间 各种存储器的性价比 计算机系统的存储器层次 Cache中存放使用最频繁的信息 主存储器是通过存储器地址寄存器 (MAR)和存储器数据寄存器(MDR)访问 计算机的I/O端口寻址 计算机有专用的I/O端口访问控制 计算机系统的I/O端口管理所有的I/O设备 各种I/O设备的速度不同，而且都比较低(与存储器比) 在PC ISA总线的控制总线中有独立的I/O访问控制信号 IOR， IOW 计算机CPU与I/O设备之间通讯（I/O寻址） CPU在任意时刻只能访问一个I/O地址，并且只能读或写 每个I/O设备都分配独立的I/O端口(I/O寄存器或I/O地址)，有些设备占用多个I/O地址 I/O空间寻址的有效地址为1024字节 计算机有专用的I/O端口访问(间接寻址)指令 in AX, DX ; 16位的I/O寄存器读操作 out DX,AX ; 16位的I/O寄存器写操作 共享的I/O端口 PC系统存储器和I/O端口的地址总线和数据总线共享，独立专用的控制总线。专用的控制信号： 存储器读：MEMR 存储器写：MEMW I/O端口读：IOR I/O端口写：IOW 多I/O设备的访问示例 右图中，假设处理器管理8个I/O设备。Input Device #6是8个按键的输入，CPU执行I/O读指令从#6读取键的状态，要求必须在执行I/O端口读指令时#6的地址译码器输出有效信号使8个三态门电路工作，同时保证其它7个I/O Device不工作，那么CPU与#6之间可靠传输一次数据，获得#6单元的8个键状态。访问其它I/O Device采用同样的思想。(遵循“唯一访问原则”) 注意：#6单元必须使用三态门电路。如果有I/O输出设备，那么其与数据总线连接的必须是锁存器。 PC总线接口设计原则: 与PC总线连接的I/O设备，“输入必须采用三态电路，输出必须采用锁存器”。 某PC的I/O端口地址使用情况 打开: 我的电脑 → 属性 → 硬件 → 设备管理器 选择“查看” → “依类型排序资源” 或 “依连接排序资源” 列表(内存, I/O, DMA和中断)中展开I/O, 即可以看到目标系统的I/O端口使用情况 I/O端口地址选用原则 遵循“唯一访问原则” 以避免I/O设备和CPU之间传送数据时出现冲突. 需要注意以下几点 (见教材p.23) 凡被系统占用的端口地址一律不能使用 如何知道哪些地址是空闲的, 用前页的方法查看 未被占用的地址一般都可以使用, 如果特殊系统声明某些地址被保留, 尽量不要使用 为了提高通用性, 尽量把地址译码器设计成可现场配置类型 为了节约端口地址, 可以使用“二次锁存和译码”技术 (见“王忠飞, 胥芳 编著, MCS-51单片机原理及嵌入式系统应用, 西安电子科技大学出版社, 2007.01”的p.227) 下面根据这一原则来设计满足要求的端口地址译码电路单元 I/O端口的地址译码 I/O端口的地址译码设计方法 利用基本的逻辑门组合电路 利用专用地址译码器和数字比较器 利用SPLD(简单可编程逻辑器件) 利用CPLD(复杂可编程逻辑器件) 设计目标 不可配置的地址译码 可配置地址译码 可配置的多端口地址译码 利用基本逻辑门电路设计一个不可配置的地址译码电路 (第一步) 设计一个固定的地址为370H的I/O端口译码器电路 对该地址操作仅在非DMA周期, CPU可对该I/O端口读或写操作 根据地址得出访问该I/O端口时地址总线和控制总线的状态如下表 得出逻辑代数表达式: 根据逻辑代数表达式利用逻辑门电路设计译码电路 (数字电路设计) A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 IOW IOR AEN 1 1 0 1 1 1 0 0 0 0 1 0 0 1 1 0 1 1 1 0 0 0 0 0 1 0 低有效输出: RWS = A9 ? A8 ? A7 ? A6 ? A5 ? A4 ? A3 ? A2 ? A1 ? A0 ? AEN ? (IOW + IOR) 利用基本逻辑门电路设计