译码器与编码器【课件ppt】.ppt

按内部连接方式不同，七段数字显示器分为 共阳极 和 共阴极 3位二进制编码器有8个输入端，3个输出端，所以常称为8线—3线编码器，其功能真值表见下表： （输入为高电平有效，即是输入用原变量表示） 由真值表写出各输出的逻辑表达式为： 用门电路实现逻辑电路： 作业 1.用74LS138设计少数服从多数电路。 2.用74LS138设计二-十进制译码电路（需两片）。 3.用74LS148和与非门设计8421BCD码优先编码器。 4.74LS153、74LS155、74LS139、74LS138等两片甚至四片及以上的扩展电路要求会画。 逻辑图 三、比较器的级联 集成数值比较器 串联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A＇B＇必须预先预置为0 ，最低4位的级联输入端A＇B＇和A＇=B＇ 必须预先预置为0、1。 并联扩展 1 1 0 1 1 0 0 1 + 举例：A=1101, B=1001， 计算A+B。 0 1 1 0 1 0 0 1 1 加法运算的基本规则： (1) 逢二进一。 (2) 最低位是两个数最低位的叠加，不需考虑进位。 (3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。 (4) 任何位相加都产生两个结果：本位和、向高位的进位。 用半加器实现 用全加器实现 2.6.2 加法器 一、半加器 半加运算不考虑从低位来的进位。设： A---加数；B---被加数；S---本位和；C---进位。 真值表 逻辑图 半加器 A B C S 逻辑符号 =1 A B S C 二、全加器： an---加数；bn---被加数；cn-1---低位的进位；sn---本位和；cn---进位。 真值表 半加和： 所以，全加和： an bn cn-1 sn cn 全加器 逻辑图 逻辑符号 半加器 半加器 ?1 an bn cn-1 sn cn s s c c 全加器SN74LS183的管脚图 1 14 SN74LS183 1an 1bn 1cn-1 1cn 1sn 2cn-1 2cn 2sn 2an 2bn Ucc GND 例：多位数加法器 4位串行进位加法器 并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 * 2.5.1 译码器和数字显示 译码是编码的逆过程，即将某二进制翻译成电路的某种状态。 一、二进制译码器 二进制译码器的作用：将n种输入的组合译成2n种电路状态。也叫n---2n线译码器。 译码器的输入—— 一组二进制代码 译码器的输出—— 一组高低电平信号 A1 A0 2-4线译码器74LS139的内部线路 输入 控制端 输出 74LS139的功能表 “–”表示低电平有效。 74LS139管脚图 一片139种含两个2-4译码器 3位二进制译码器 真值表 输入：3位二进制代码输出：8个互斥的信号 逻辑表达式 逻辑图 电路特点：与门组成的阵列 集成二进制译码器74LS138 A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 　、　为选通控制端。当G1＝1、　　　　 时，译码器处于工作状态；当G1＝0、　　　　　 时，译码器处于禁止状态。 真值表 输入：自然二进制码 输出：低电平有效 74LS138的级联 二、二－十进制显示译码器 二---十 进制编码 显示译码器 显示器件 在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。 显示器件：常用的是七段显示器件。 b c d e f g a a b c d f g a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 e ?? 七段显示器件的工作原理： 显示译码器： 1 14 74LS49 B C BI D A e a b c d f g Ucc GND 74LS49的管脚图 消隐控制端 74LS49的功能表（简表） 输 入 输 出 显 示 D?A BI a?g 1 0 XXXX 0000000 消隐 8421码 译码 显示字型 完整的功能表请参考网络资源。 74LS49与七段显示器件的连接： 74LS49是集电极开路，必须接上拉电阻 b f a c d e g b f a c d e g BI D C B A +5V +