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* * 量子通信中高速并行真随机数产生器研究 王鑫喆@2014核电子学ASIC技术研讨会，2014.10.20，USTC OUTLINES 真随机数产生器应用背景 高速并行真随机数产生器原型设计 高速并行真随机数产生器方案改进 高速并行真随机数产生器工作总结 随机数产生器应用背景 信息加密 博彩 统计分析 蒙卡模拟 量子通信中TRNG应用背景 量子密钥分发（QKD）系统采用BB84协议（见表1） BB84协议中共有密钥生成比例低，单光子亦有损失， 故QKD系统需要有足够高的数据率来保证成码率， 这也就对TRNG的采样速率提出了较高要求。 商用芯片在速度上远远不能满足QKD系统的使用，且普遍体积较大。 Goal：设计更高速（最高数据率达1Gbps），更小体积的TRNG。 商用TRNG发展现状： ID Quantique公司QUANTIS芯片：4Mbps 北京宏思电子WNG-8系列芯片：20Mbps 真随机数产生方案 常见的真随机数产生方案如下表： 实现方法： 方案1 FPGA FPGA具有开发周期短、成本低的优势 但FPGA的实际底层实现无法与预设方案一一对应，且设备相关性高 方案2 ASIC ASIC开发周期长，成本更高 但ASIC的实际底层实现与预设方案是一一对应的，能保证原理上的可靠性 结论：电路实现采用ASIC芯片，可使用FPGA进行原理验证 基于高采样/输出频率的需求，以及结构的简单易实现，我们选用的数字电路中的时钟抖动作为TRNG的物理熵源。 TRNG设计原理 低频时钟对高频时钟采样 图 1 真随机数理想模型采样原理示意 TRNG实现方案 图 2 基于环形振荡器的TRNG 图 3 基于环形振荡器的TRNG改进结构 TRNG原型验证 0.25μm工艺，64路振荡环，单路输出， 芯片面积为 520μmx1200μm， core voltage为2.5V，数据产生率可达1Gbps，平均功率0.8W 图 4 TRNG原型设计layout版图 原型方案数据分析 结论： 环数越多，01比越稳定 低频时01比更好 方案可行，有待改进 需引入后处理提高随机数质量 TRNG改进方案 加入熵源配置电路 物理熵源采用振荡环结构 引入后处理结构 多路并行输出 图 5 单路TRNG整体结构框图 0.13μm工艺，3.3V/1.2V电源； 输入时钟、输出数据采用差分信号LVDS； 输入时钟由外部提供； 数据为8/10对输出，提供2路冗余； 封装QFN，管脚数待定，电源地分布待定，陶瓷封装。 TRNG芯片规格 10路并行输出，每路128路振荡环， 可通过4线SPI配置使能控制起振振荡环数目， 输出接后处理电路， 加入bypass功能，允许输出原始数据。 图 6 TRNG电路结构框图 熵源配置电路 SPI部分layout预估面积为25μmx4μm 图 7 SPI使能配置电路原理图 图 8 SPI使能配置电路时序仿真（1GHz） 图 8 SPI使能配置电路时序仿真（1GHz） 振荡环电路 图 9 ring oscillator原理图 128路振荡环由8路使能信号以二进制形式控制0~128路振荡环参与输出。 128路振荡环阵列（含dff和异或网络）layout预估面积为： 0.12mmx0.1mm 前仿功耗为26mW 后处理电路 我们计划在各路输出后面加入不同的后处理结构，比较各种后处理结构的性能。同时加入bypass功能，允许直接输出原始数据。 后处理方案1：异或链结构 图 10 基于11级异或链的后处理电路原理图 后处理结果验证 表3 11级异或链后处理数据随机数检验结果 由表3 可知，11级异或链结构处理后的数据满足随机数验证标准，该方案可行 其它后处理方案 方案2：反馈异或+PRBS结构 图 11 基于反馈异或+PRBS的后处理电路原理图 图 12 双PRBS stopgo后处理电路原理图 方案3：双PRBS stopgo结构 工作总结 工作进展： 设计原型在经过后处理后输出数据可满足随机数验证； 改进方案增加了单路环数，并添加了SPI使能配置实现振荡环工作环数的可配置，平衡TRNG数据质量和功耗； 在电路中加入多种后处理结构，对后处理效果进行进一步比较验证； 完成了熵源配置电路、振荡环阵列和后处理结构的设计和前仿真； 现有TRNG设计方案采样速率可达1Gbps，单路TRNG面积预估为200μmx2