数字逻辑与EDA设计 实验4.doc

数字逻辑与EDA设计 实验4 1、 熟悉EDA工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。 4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。 实验报告 1、基本门电路 一、实验目的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86的综合结果，．．．． 以及相应的仿真结果。 四、实验结果和数据处理 1、所有模块及测试平台代码清单 ．． //74HC00代码-与非 // module HC00; input [3:0]DataA,DataB; output [3:0]Y; assign Y=~; endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench; reg [4:1] a,b; wire [4:1] y; HC00 u1; initial begin a=4’b0000;b=4’b0001; #10 b=b #10 b=b #10 b=b a=4’b1111;b=4’b0001; #10 b=b #10 b=b #10 b=b end endmodule //74HC02代码-或非 module HC02; input [4:1]A,B; output [4:1]Y; assign Y=~; endmodule //74HC04代码-非 module HC04; input [4:1]A; output [4:1]Y; assign Y=~A; endmodule //74HC08代码-与 module HC08; input [4:1]A,B; output [4:1]Y; assign Y=AB; endmodule //74HC32代码-或 module HC32; input [4:1]A,B; output [4:1]Y; assign Y=A|B; reg [4:1] a,b; wire [4:1] y; HC00 test; initial begina=4’b0000;b=4’b0001;#10 b=b end endmodule 2、第一次仿真结果。 ．． 与非门： 3、综合结果。 与非门： 4、第二次仿真结果。回答输出信号是否有延迟，延迟时间约为多少？ ．． 与非门： 输出信号有延迟，延迟时间约为300ps 延迟300ps 5、第三次仿真结果。回答输出信号是否有延迟