数字电路与逻辑设计8-3.ppt

* * 8.3　复杂可编程逻辑器件（CPLD） 8.3.1　概　述 8.3.2　CPLD的基本结构 8.3.3　CPLD的分区阵列结构 8.3.4　典型器件及应用举例 Complex Programmable Logic Device EPROM 108 54 54 -(3) XC7354 SRAM 2 560 -(2) 192 25 000 XC4025 EEPROM 512 512 256 20 000 M5-512 EEPROM 32 32 32 1 000 pLSI2032 EEPROM 480 320 160 14 000 pLSI3320 EPROM 20 10 10 750 ATV750 EPROM 128 52 52 5 100 AT5100 快闪SRAM 160 160 172 3 200 EPX8160 SRAM 720 -(1) 134 10 000 EPF10K10 EPROM 32 32 24 600 EPM5032 EEPROM 772 560 216 12 000 EPM9560 编　程 触发器数 宏单元数 I/O端数 集成规模/门 器件名称 表8-3-1 部分CPLD产品 　　(1)有576个逻辑单元；(2)有1 024个可编程逻辑模块；(3)等效6个PAL22V10 8.3.1　概　述 　　CPLD大致可以分为两类，一类是由GAL器件发展而来，其主体是与阵列和宏单元结构，称为CPLD的基本结构；另一类是分区阵列结构的CPLD。 8.3.2　CPLD的基本结构 逻辑图 　　１．共享相邻乘积项和结构 　　每个逻辑单元中含有两个或项输出，而每个或项均由固定的几个乘积项输入。每个或项输出均可连接到相邻的连接单元，甚至本单元中的两个或项都可用于相邻的两个逻辑单元。 　　２．“隐埋”触发器结构 　　在CPLD基本结构的宏单元内含有两个或两个以上的触发器，其中只有一个触发器可与I/O引出端相连，其余均为“隐埋”触发器。它们不与I/O引出端相连，但有自己的内部输入信号，其输出可以通过相应的缓冲电路反馈到与阵列，构成较复杂的时序电路。 ≥1 ≥1 ≥1 C1 1Ｋ Q 1J R I/O 输出选择 反馈选择 极性选择 结构选择 输出使能 时钟 反馈到逻辑阵列 来自逻辑阵列 同步时钟 VCC 图8-3-2 触发器类型可编程结构 　　３．触发器类型可编程结构 　　通过对输出触发器编程，可实现4种不同类型的触发器结构，即D、T、J-K和R-S触发器。它们与逻辑宏单元相配置，可实现多种逻辑电路结构。 小规模PLD 互联资源 (a) (b) (c) 图8-3-3 CPLD三种全局互联结构示意 8.3.3　CPLD的分区阵列结构 　　分区阵列结构，即将整个器件分为若干个区。有的区包含若干个I/O端、输入端及规模较小的与、或阵列和宏单元，相当于一个小规模的PLD；有的区只是完成某些特定的逻辑功能。各区之间可通过几种结构的可编程全局互连总线连接。 UIM FFB 输出 FB I/O模块 FB FFB FB FB 输出 I/O模块 快速输入 图8-3-4 通用互连阵列UIM结构 　　１．通用互连阵列UIM（Universal Interconnect Matrix）结构 　　UIM结构中含有快速功能模块FFB和高集成度功能模块FB。两种模块以及I/O模块通过通用互连矩阵连接。 　　FFB和FB都采用GAL型结构。FFB适用于快速编（解）码和高速时序逻辑电路；FB适用于逻辑功能复杂且对时序要求不高的场合及复杂的组合逻辑电路。 　　采用通用互连矩阵UIM进行器件内部逻辑连接，可保证所有连接路径延迟时间相同。 　　MAX结构由逻辑阵列块LAB（Logic Array Block）、I/O模块和可编程互连阵列PIA（Programmable Interconnect Array）构成。 逻辑图 　　２．多阵列矩阵MAX（Multiple Array Matrix）结构 　　MAX结构中，每个宏单元有一个可编程的与阵列和一个固定的或阵列，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。 　　每16个宏单元组成一组，构成一个灵活的逻辑阵列模块LAB。多个LAB通过可编程互连阵列PIA和全局总线相连。每个LAB还与相应的I/O控制模块相连，以提供直接的输入和输出通道。 　　３．灵活逻辑单元阵列FLEX（Flexible Logic Element Matrix）结构 逻辑图 　　FLEX结构由嵌入阵列块EAB、逻辑阵列模块LAB、逻辑单元LE、I/O单元IOE和行列快速互连通道构成。 　　LE是FLEX结构中最小的逻辑单元，每个LE含有一个提供4输入组合逻辑函数的查找表LUT以及一个能提供时序逻辑能力的可编程