有限状态机数字图像处理阮秋琦EDA课件.ppt

第七章 有限状态机 1、什么是有限状态机?(时序逻辑电路) FSM :Finite State Machine 状态机可认为是组合逻辑和寄存器逻辑的特殊组合。 组合逻辑部分又分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。 状态寄存器部分用于存储状态机的内部状态； 2. 状态机的优点. 结构模式相对简单,设计方案相对固定 状态机容易构成性能良好的同步时序模块 状态机的VHDL设计程序层次分明,结构清晰,易读易懂 在高速运算和控制方面,比CPU具有巨大的优势 运算速度:快 可靠性: 高 4. 状态机的分类 时序电路的分类:摩尔moore型电路.米利mealy型电路 有限状态机 摩尔moore型状态机 米利mealy型状态机 (1)状态机内部状态转换。 (2)产生输出信号序列。 状态机经历一系列状态，下一状态由状态译码器根据当前状态和输入条件决定。用输入信号决定下一状态也称为“转移”。从一个状态转移到另一个状态称为控制定序，而决定下一状态所需的逻辑称为转移函数。 3. 状态机的基本操作有两种： 输出信号由输出译码器根据当前状态和输入条件决定。 有限状态机VHDL程序的一般结构 说明部分:状态类型(state type)和状态信号(state)的说明 状态类型(state type)一般采用枚举类型 type state_type is (start_state,run_state,error_state); type st_type is (st0,st1,st2,st3); signal current_state,next_state:st_type; 主控时序进程 状态机的“驱动泵”,1.当时钟有效时,机械地将次状态(next_state) 的值赋给当前状态(current_state). 2.进行一些同/异步清零或 置位. 主控组合进程 根据输入控制信号以及当前状态,确定次状态的取向. 普通组合进程 根据输入控制信号以及当前状态,确定输出. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SMACHINE IS PORT(CLK, RESET : IN STD_LOGIC; STATE_INPUTS: IN STD_LOGIC_VECTOR(0 TO 1); COMB_OUTPUTS: OUT STD_LOGIC_VECTOR(0 TO 1)); END SMACHINE; ARCHITECTURE ART OF SMACHINE IS TYPE STATES IS (ST0, ST1, ST2, ST3); SIGNAL CURRENT_STATE, NEXT_STATE: STATES; BEGIN REG: PROCESS (RESET, CLK) BEGIN IF RESET= 1 THEN CURRENT_STATE=ST0; ELSIF (CLK= 1 AND CLK EVENT) THEN CURRENT_STATE=NEXT_STATE; END IF; END PROCESS; COM: PROCESS(CURRENT_STATE, STATE_INPUTS) BEGIN CASE CURRENT_STATE IS WHEN ST0= IF STATE_INPUTS= 00 THEN NEXT_STATE=ST0; ELSE NEXT_STATE=ST1; END IF; WHEN ST1= IF STATE_INPUTS =00 THEN NEXT_STATE=ST1; ELSE NEXT_STATE=ST2; END IF; WHEN ST2= IF STATE_INPUTS= 11 THEN NEXT_STATE=ST2; ELSE NEXT_STATE=ST3; END IF; WHEN ST3= IF STATE_INPUTS= 11 THE