关于fanout的讨论.docx

关于fanout的讨论扇出应该是一个门对它后续门的驱动能力，那么就是说对于某个门它都有一个扇出的限制数，书上说超出了这个限制数，后续门的工作状态可能就不正常了。那么现在有几个问题探讨一下：1.如果我需要驱动的门的数目超出了扇出限制，那么我在扇出的位置增加驱动器可行么？那么是不是只要多加驱动器就可以驱动无数的扇出呢？2.扇出对速度的影响大么？电路里面的延时可以分成门延时，线上延时和扇出延时（当然也包括FF的建立时间等等）,那么大的扇出是不是有可能形成电路里面的crucial path?那么怎么解决呢？加驱动器可以解决速度的问题么？还是把大的扇出分解为小的扇出？比如有100个扇出，那么就用FF把这100个分成两组50个的扇出，这样把100个扇出本来在一个cycle执行的扇出分解为两个cycle执行？-----------------------------------------------------------------------------------------------------------------------------------------------------回复1：数电里有个很重要的概念：Fanout：“一逻辑门的输出需要驱动多个等效门的输入，称输出端接的需要驱动的等效门数为扇出F”。试想，加的负载越多，由栅电容并联组成的负载电容就增大，从而使电路延迟增大，以及电荷分配又使其输出给负载的电压降低。所以有个驱动能力问题！这里，我们需要做的是如何在增多负载时，仍使该线路上的延时保持基本不变，以便和其他线路上的时序关系保持同步.这就是我们分析和设计集成电路时的一个基本出发点。----------------------------------------------------------------------------------------------------------------------------------------------------- 回复2：扇出问题在TTL时代是经常要考虑的问题，在CMOS主导的时代已经几乎不需要考虑了，因为从原理上讲TTL输入端应该算电流控制输出逻辑，而CMOS是电压控制输出逻辑。所以，在CMOS时代遇到的扇出能力不足时，绝对是比较难的课题，解决起来不是几句话的问题。提高FF的扇出“几乎”不能采用多个FF，而是在FF输出后面接BUFFER。如果你的时间限制连BUFFER都无法满足要求，那也同样是个棘手的问题，需要专题研究。----------------------------------------------------------------------------------------------------------------------------------------------------- 回复3：扇出是描述TTL、DTL器件的负载能力，在器件手册中常见某器件能带几个标准TTL负载。TTL器件输出无论是集电极开路或图腾方式末级都集电极输出的NPN晶体管，负载能力取决于此管的能力，负载除吸入电流外还有负载的输入电容和线路的电容，现在的芯片吸入电流都很小，主要的负载是容性的，此电容和负载电阻组成积分电路。其中上升沿是无源驱动时间与集电极接的负载电阻以及外部负载的电容有很大关系，电阻选的大延时时间长功耗小，电阻选的小功耗大，延时时间短，图腾输出的电阻已经确定，OC输出的可根据需要改变电阻当然是有范围的（芯片输出是对管无此问题）。下降沿是有源驱动故延时较短，所以我们常见的对速度要求较高的输入都是下降沿驱动。驱动能力和延时取决晶体管的。由于芯片体积有限所以功率有限。实事上驱动力不可能无限，因为负载不可能无限，一般一个器件在设计芯片电路时它的应用范围基本确定了它的负载，特殊需要可外加驱动器件代价是时间延时，驱动器件的输入对扇出器件也是负载，也不可能无限制在一个输出端扩展。事实上CMOS器件也是要考虑负载能力的，此时主要问题来自容性负载。----------------------------------------------------------------------------------------------------------------------------------------------------- 回复4：非常感谢您的解答，但是有些观点我还想与您作进一步商榷。mos管虽然是由电压驱动，但是在fanout点上随着扇出的增多还是会碰到分压的问题，这是我从一本书上看到的。这本书的名字是《The practical Xilinx designer lab book》，作者进行了比较详细的分析。如果您愿意就这个问