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无线调频通信机制作模块
印制版分布情况 例1,一锁相环电路如图,若fi=50Hz N=100-200,求输出信号频率fo的范围。频率间隔△f,有多少频率点输出? 习题2: 一锁相环电路如图,求输出信号频率fo,频率间隔△f=? 吞脉冲式频率合成器 在实际应用中,特别在超高频工作的情况下,为降低N分频器的输入频率,通常在N分频器与压控振荡器之间插入高速前置分频器(÷P)(采用ECL工艺制造)。显然此时频率关系为fo=NPfR,频点间隔为PfR。 为了在给定的频段内合成更多的离散频率,需减小上述方案之频率点间隔PfR。为此,在实际通信设备中通常采用双模前置分频器(÷P/(P+1))和含有吞食计数器的可编程分频器。其构成框图如图3.67所示,一般称它为吞脉冲式PLL频率合成器。 吞脉冲式频率合成器的主要产品有MC145152、MC145156等,除了VCO、LF以及双模前置分频器需外接外,此类集成锁相环路包含其它所有的组成部分,因此实际应用时并不复杂。 MC145152内部组成框图及外部引脚排列图如图3.68所示,它属于并行码输入锁相环频率合成器,而串行码输入锁相环频率合成器有MC145156等。这里主要介绍MC145152。 MC145152的基本特性为: R分频器分频比变化范围为8、64、128、256、512、1024、1160和2048; N计数器分频比变化范围为3~1023(10位); A计数器分频比变化范围为0~63(4位); 编程控制方式:并行码输入; 最高输入与振荡频率:≥15MHz; 参考信号为片内振荡或外接输入,鉴相特性为线性; 电源:+5V; 工艺:CMOS; 封装:28引线双列直插。 显然,MC145152在实际应用时需外接环路滤波器LF、压控振荡器VCO和双模前置分频器。 MC145152各引出端功能如下: INf:信号输入。在应用时,一般来自前置分频器输出或压控振荡器输出。 RA0、RA1和RA2:参考分频器分频比选择地址输入。用以控制R计数器的分频比和fR。具体关系详见表10.2.1。 DA0~DA5:控制A计数器分频比的输入并行码。 DN0~DN9:控制N计数器分频比的输入并行码。 MC:双模控制信号输出。它由A、N计数器输出作用于控制逻辑而产生的,在构成PLL频率合成器时,一般接入到双模前置分频器的控制输入端。 OSCI、OSCO:振荡或时钟信号输入、输出端,通常作为外接晶体端。 PD01、PD02和LD:R、N计数器输出相位比较信号与锁相状态检测信号,它们反映锁相情况,通常经低通滤波器去控制VCO。 VDD、VSS:正电源与负电源,通常VSS接地。 (2)MC145152的基本工作原理 参见图3.68,在OSCI和OSCO两端接一定频率的晶体和适当的电容(或由OSCI加入参考信号),它们由芯片内的倒相器、电阻构成振荡电路,产生参考信号fOS,输出到参考分频器。参考分频器的分频比控制输入码RA0、RA1和RA2与分频比R之间的关系如表3-5所示。 此外,来自压控振荡器和双模前置分频器的输入信号(INf)同时加到A和N计数器进行计数分频。输入并行码(DA0~DA5)、(DN0~DN9)通过缓冲电路分别控制该两计数器的分频比,由于分频比N>A,因而A计数器先计满,输出脉冲(C)使双模控制逻辑从MC=0变为MC=1。N计数器继续计数直到计满,输出脉冲(B)将MC重置为MC=0状态,并将两计数器同时复零,以等待下一循环。 R、N计数器的输出(A、B)同时送到鉴相器进行比相和锁相状态检测。其中输出PD01和PD02分别反映信号A和B之间超前与滞后情况,该两电压经低通滤波去控制VCO的振荡频率以改善锁相状态,直到环路处于锁定状态,即fR=fN,?R-?N常数,电压PD01、PD02维持在高电平,锁相状态检测输出LD=PD01。 (3)MC145152的典型应用电路 电路中,参考振荡器外接3.2MHz晶体,因此fOS =3.2MHz。 参考分频器分频比选择输入RA2RA1RA0=001,由表10.2.1可知,此时的参考分频器的分频比R=64,则参考频率 fR =fOS/R = 3.2/64=0.05(MHz)=50kHz 相应的输出频率最小间隔为 ?f= fR=50kHz 双模前置分频器、A计数器和N计数器分频比取值分别为 P=15;A=0~15;N=112~127 则计数链路的总分频比为 N?= PN+A=1680~1920 因此可得频率合成器输出频率为 fo= N?fR=84~96MHz(?f = 50kHz) 电路中,参考振荡器为外接参考信号源,其频率为12.8MHz,因此fOS =12.8MHz。 参考分频器分频比选择输入RA2RA1RA0=101,由表3-5可知,此时的参考分频器的分频比R=1024,则参考频率
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