EDA课程设计--学生专用.doc

重庆电力高等专科学校 电子设计自动化(EDA)课程设计报告 设计题目： 专 业： 班 级： 学 号： 姓 名： 指导教师： 二0 11 年 月 日 课程训练一 基本门电路 实验要求 本实验主要是熟悉QUARTUS 2软件的使用及调试，程序的输入、编译于连接。 实验内容 本是实验主要是掌握基本们电路的基本知识，熟悉与门、或门、异或门的知识。 三、本人工作 我主要完成电路的绘制及编译，检查错误，波形图的输入，编译及烧入程序电路的及线路的连接。 四、系统的主要功能 1、实验流程(有截图)； 图形编译： 波形编译 波形图编译： 波形图： 引脚分配： 烧入程序： 其他； 五、实训课程设计体会。 我们根据上学期的经验和书本结合，完成电路的绘制、文本输入、编译调试程序的烧入和硬件线路的连接。此次实验的难度不大。我们根据上学期学的EDA的知识顺利的完成此次实验。 六、附注 课题实训二 加法器实验 实验要求： 本实验首先使用图形输入夫人方法由图形输入的方法由了逻辑电路设计一个全加器，然后使用VHDL语言设计一个具有加法、减法、相等、不相等比较运算的算术逻辑单元。分别进行仿真、引脚分配并下载到电路板进行功能验证。 二、概述所作题目的意义 加法器由半加器和全加器组成，将输入的数进行加法运算。 三、本人所做的工作 本人主要是负责，半加器图形的编辑、编译。和软件的输入及编译。 四、系统的主要功能 1、实验流程(有截图)； 半加器： 全加器： 程序编译： 引脚分配： 编译引脚： 烧入程序： 2、源程序代码（要有注释）； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity alu is port(a,b:in std_logic_vector(3 downto 0); opcode:in std_logic_vector(1 downto 0); result:out std_logic_vector(4 downto 0)); end entity alu; architecture behave of alu is constant plus:std_logic_vector(1 downto 0):=B00; constant minus:std_logic_vector(1 downto 0):=B01; constant equal:std_logic_vector(1 downto 0):=B10; constant not_equal:std_logic_vector(1 downto 0):=B11; signal ina,inb:std_logic_vector(4 downto 0); begin ina=0a; inb=0b; process(opcode,a,b) begin case opcode is —这两句要加载LPM_ADD_SUB when plus = result=ina+inb; —opcoder=“00”进行加法运算 when minus=result=ina+not(inb)+1; —opcoder=“00”进行减法运算 when equal= —opcoder=“00”进行相等运算 if(a=b) then result=B00001; else result=B11111; end if; when not_equal= —opcoder=“11”进行不相等比较 if(a/=b)then result=B00001; else result=B11111; end if; end case; end process; end architecture behave; 其他； 五、实训课程设计体会 加法器就是由半加器和全加器组成的加法器，由输入的两个数之间进行二