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用VHDL语言实现浮点数运算 随着CPLD和FPGA的出现以及EDA技术的成熟，采用CPLD／FPGA实现数字信号处理的方法已经显示出巨大的潜力。由于CPLD／FPGA器件具备在线可编程能力，克服了专用处理器灵活性方面的不足，同时兼备了高速和低成本的优点，使CPLD／FPGA在数字信号处理领域得到广泛应用。近年来，高密度可编程器件CPLD／FPGA的集成度、速度不断提高，设计手段更加完善。 1、浮点数加／减法器的设计 整个浮点数加减法器简化为：对阶、尾数运算、规格化3部分。 （1）对阶 使两个数据的阶码相等，这时才能进行尾数的加减运算．在对阶操作时，总是使小阶向大阶对齐．实现的方法是，将原来阶码小的数的尾数部分右移，并相应地增加其阶码．传统的做法是将原来阶码小的数的尾数部分右移1位，其加1，直至阶码相等．如图1所示 在进行对 阶操作时，首先比较 Ea、Eb的大小，产生换路指示位：若 EaEb则换路有效，否则换路无效；同时输出大阶E：若 EaEb，则E≤Ea，否则E≤Eb；阶差：△E=|Ea-Eb|，用于控制可变步长移位器的移位步长．对于原码表示的尾数，移位时尾数高位补零．可变步长移位器是对阶器的核心部件，用VHDL描述如下： ENTTTY MOVE IS P0RT( INPUT： IN STD—LOGIC— VECTOR(3 DOWNTD 0)； COUNT： IN INTEGER RANGE 0 TO 3； OUTP： OUT STD—LOGIC— VECTOR(3 DOWNTO 0))； END MOVE; ARCHITECTURE MUX—ARC OF MOVE IS BEGIN OUTPUT：PROCESS(INPUT，COUNT) BEGIN CASE COUNT IS WHEN 0~OUTP(3 DOWNT 0)~INPUT(3 DOWNTO 0)； WHEN l~ OUTP(3 DOWNTO 0) ~ “0”INPUT(3 DOWNTO 1)； WHEN 2~ OUTP(3 DOWNTO 0) ~ “00”INPUT(3 DOWNTO 2)； WHEN 3~OUTP(3 DO 0) ~ “000”INPUT(3)； END CASE； END PROCESS； END MUX—ARC； （2）尾数运算 完成尾数即完成尾数的加减运算。原码表示的二进制数格式与VHDL语言中的UNSIGNED数据格式是一样的，因此尾数加减法可以利用VHDL语言提供的UNSIGNED数的加减完成原码带符号数减法的规则是：若A—F的绝对值大于或等于B—F的绝对值，则差的绝对值为A —F—B—F，差的符号与A同；否则，差的绝对值为B—F—A—F，差的符号与A相反．下面列出程序清单。 加法A_F+B_F： ENTTY FADD IS PORT( A_F，B_F：IN UNSIGNED(3 DOWNTO 0)； S：IN STD—LOGIC； FSUM：OUT STD—L0GIC—VECTOR(5 DOWNTO 0))； END FADD ； ARCHITECTURE ARC OF FADD IS BEGIN FSUM(4 downto O)~ A—F+B—F； FSUM(5)~S； END ARC； 其中，FSUM 多留一位为尾数和的符号位，一位保存加法的进位．A—F、B—F表示浮点数A、B的尾数，S表示A的符号位，若两数的符号相反，它们相加实质是相减，相减实质是相加． 减法A—F—B—F： ENTTTY FSUB IS PORT( S：IN STD—LOGIC； A_F，B_F：IN UNSIGNED(3 DOWNTO 0)； SUB—OUT：OUT UNSIGNE D(4 DOWNTO 0))； END FSUB； ARCHITECTURE ARC OF FSUB IS SIGNAL A，B：UNSIGNED(3 DOWNTO 0)； BEGIN ACT：PROCESS(S，A_F，B_F) BEGIN IF A_F B_F THEN A~B_F； B~A_F； ElSE A~A—F； B~B—F； END IF； SUB—OUT (3 DOWNTO O)~A—B； SUB—OUT(4)~NOT S； SUB—OUT (4)~ S； END PROCESS； END ARC； （3）规格化 对于基数为2的浮点数，规格化数是指尾数绝对值大于或等于O．5的纯小数，当用原码表示时，即是尾数的最高为‘1’．在减法运算时，可能会使结果小于O．5，要通过尾数左移以实现规格化(称向左规格化)；在加法运算时，可能结果会大于1，此时要通过尾数右移以实现规格化(称向右规格化)．传统的操作规则是：尾数移动一位，阶码相应3n／减1，直至数据规格化．和对阶器一