数字逻辑4_4(新编).ppt

东北大学信息学院 4.2.4 加法器 1 半加器（Half Adder） 2 全加器（Full Adder） 3 加法器 串行进位并行加法器 超前进位并行加法器 1 半加器（Half Adder） 半加器：两个一位数相加的电路，称为半加器，如最低位的加法。 半加器的VHDL描述 2 全加器（Full Adder） 全加器：能够完成除了加数、被加数相加之外，还要加上相邻低位的进位的电路，即三个一位数相加称为全加器。 全加器的VHDL描述 3 加法器 加法器：实现多位二进制数加法运算的电路。 串行进位并行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始逐位相加，最后得到向最高位的进位才能得出和数。 超前进位并行加法器：和数信号和进位信号同时产生，不必逐级传送相加，因而提高了运算速度。 串行进位并行加法器 全加器的个数等于加数的位数。优点是电路简单、连接方便；缺点是运算速度不高。最高位的运算，必须等到所有低位运算依次结束，送来进位信号之后才能进行。 超前进位并行加法器 超前进位并行加法器采用超前进位（并行进位）的方法，能够先判断出各位的进位是0还是1，因此四个全加器可同时相加，从而提高了运算速度。 四位超前进位加法器74LS283，它由四个全加器和超前进位电路组成。每位全加器输出本位和Si、绝对进位Gi及产生相对进位用的Pi，Pi=Ai⊕Bi。 设 计 解：按照加法的规则，低四位的进位输出CO应接高四位的进位输入CI，而低四位的进位输入应接0。逻辑图如图所示。 4.2.6 数值比较器 数值比较电路是用来比较两个二进制数的大小或是否相等的电路。 比较原理 一位比较器 四位比较器 比较原理 比较两个二进制数的大小要从最高位开始比较直至最低位。 如对于A=A3A2A1A0和B=B3B2B1B0，若A3B3，以下各位不必比较，就可判断AB，反之，若A3B3，则AB； 若A3=B3，则比较A2和B2的关系，……直至最低位，从而可以确定A和B的关系； 只有A和B各位都相等才有A=B。 一位比较器 两个一位二进制数Ai和Bi的比较有三种结果：AiBi，AiBi，Ai=Bi。 四位比较器 中规模四位数值比较器74LS85的逻辑图和逻辑符号如图所示。 八位二进制数比较时，若高四位相等，就得看低四位比较结果。 用两片74LS85比较八位数时，高四位的输出就是八位数比较结果的输出。 低四位片输出接到高四位片的级联输入，从而高四位相等时，高四位的输出取决于级联输入—低四位的比较结果。 4位数值比较器的VHDL描述 作业 P131 4-30 四位数值比较器引脚图 四位比较器的外引脚排列图 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 7485 74LS85 V cc A 3 B 2 A 2 A 1 B 1 A 0 B 0 B 3 ab ab a=b A=B AB AB 地 四位比较器的级联设计 A3 A2 A1 A0 B3 B2 B1 B0 AB AB A=B ab a=b ab 74LS85 (1) 0 1 0 两片74LS85构成的八位数值比较的逻辑图 A3 A2 A1 A0 B3 B2 B1 B0 AB AB A=B ab a=b ab 74LS85 (2) 四位比较器的级联设计 设计题 A B C D F1 F2 F3 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 解：若把A、B、C、D看成二进制数时， ABCD=0110时，F2=1； ABCD0110时，F1=1； ABCD0110时，F3=1； 上述分析结果是ABCD与二进制0110比较得出的。 0 1 1 0 因此选用四位二进制数值比较器较为方便。 令A3A2A1A0=ABCD， B3B2B1B0=0110， AB时为F1，A=B时为F2，AB时为F3。 逻辑图如图所示。 试选用中规模集成电路实现左表所示电路。