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电子技术基础实验报告三
贵州大学实验报告
学院: 专业: 班级:
姓名 学号 实验组 实验时间 2012.4.24. 指导教师 成绩 实验项目名称 七人表决电路和格雷码转换电路 实验目的 学习组合逻辑电路的设计,进一步了解、熟悉和掌握QuartusⅡ的使用方法。
学习Verilog HDL的编程方法。
学会使用Vector Wave进行波形仿真。 实验原理 组合逻辑电路的设计思想 实验仪器 软件:Altera QuartusⅡ 9.0集成开发环境。 实验步骤及内容 编写需设计的任一组合逻辑电路的Verilog代码并仿真
1.设计一个七人表决电路
要求:(1)若同意的人数超过半数时,输出为1.
2.设计格雷码转换电路
要求:(1)sw[3..0]作为输入的二进制码。
(2)led[3..0]表示输入的二进制码,led[7..4]显示转换的结果。
七人表决电路程序:
module sevenvote(voter,pass);
input [6:0]voter; //定义7个输入信号
output pass; //定义1个输出信号pass
reg pass;
reg [2:0] sum; //数据类型定义
reg [2:0] i; //数据类型定义
always@(voter) //算法部分
begin
sum=0;
for(i=0;i=6;i=i+1) //将输入为1的输入结果累加
if(voter[i]==1)
sum=sum+1b1;
if(sum[2]) //判断7个输入结果中为1的个数,输出结果
pass=1;
else
pass=0;
end
endmodule
格雷码转换电路程序:
module bintogray(bin,gray,led);
input [3:0] bin; //定义输入信号
output[3:0]gray; //定义输出信号
output[3:0]led;
assign gray=bin^{1b0,bin[3:1]} //将二进制码转换为格雷码;
assign led=gray; //格雷码输出
endmodule
module graytobin(gray,bin);
input[3:0]gray; //定义输入信号
output[3:0]bin; //定义输出信号
reg[3:0]bin_r; //数据类型定义
always @(gray) //算法部分
begin
bin_r[0]=gray[3]^gray[2]^gray[1]^gray[0];
bin_r[1]=gray[3]^gray[2]^gray[1];
bin_r[2]=gray[3]^gray[2];
bin_r[3]=gray[3];
end
assign bin=bin_r; //输出
endmodule
实验数据 七人表决电路仿真波形:
数据分析:输出结果为7人表决器的结果,如果有4个人或4个人以上同意输出为1,否则为0,见上面的仿真结果:输入为1001000,输出就为0;输入为0011101,输出为1;输入为1100100输出为0。故分析可知,以上的波形仿真结果与理论值都吻合。
格雷码转换电路仿真波形:
数据分析:输出结果的前四位为转换之后的格雷码,后四位为输入的二进制数。见以上的仿真结果:输入为0000时,输出输入为0110时,输出输入为0100,输出故分析可知,以上的波形仿真结果与理论值都吻合。 实验总结 通过这次实验,我对Altera QuartusⅡ9.0的运用更加熟悉,对于实验1,7人表决电路中,for循环是将输入为1的输入结果累加,而下面的if语句是判断7个输入结果中为1的个数是否大于等于4个,若是则输出结果1,否则输出结果为0。对于实验二,首先必须建立两个.v文件,否则在最后的波形仿真会得不到想要的结果,这就要求在建工程名时,要与两个.v文件名不一致,在建立一个与工程名一致的图形文件,最后进行功能仿真。在程序中assign gray=bin^{1’b0,bin[3:1]}这是二进制码转换为格雷码的算法,取b0位,在取二进制码的前三位,得到的两个数进行异或,得到格雷码。 指导教师意见
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