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二、异步时序逻辑电路的分析 （一） 异步时序逻辑电路的分析方法： 分析步骤: 3.确定电路的逻辑功能。 2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式： b)触发器的激励方程； c) 输出方程 d)状态方程 a)时钟方程 理论知识 （1）分析状态转换时必须考虑各触发器的时钟信号作用情况 有作用，则令cpn=1；否则cpn=0 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发 器则保持原有状态不变。 （2）每一次状态转换必须从输入信号所能触发的第一个触发器 开始逐级确定 （3）每一次状态转换都有一定的时间延迟 同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。 注意: 理论知识 例1 分析如图所示异步电路 1. 写出电路方程式 ① 时钟方程 ②输出方程 ③激励方程 CP0=CLK ④求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化； 如无时钟脉冲上升沿作用时，其状态不变。 CP1=Q0 （二） 异步时序逻辑电路的分析举例 理论知识 3. 列状态表、画状态图、波形图 ? ? ? ? 0 0 ? CP0 CP1 Q0 Q1 CP ? 1 ? 1 1 1 ? 0 x 1 1 0 ? 1 ? 0 0 1 ? 0 x 0 0 0 ? 1 ? 1 (X----无触发沿 , ?----有触发沿) 理论知识 根据状态图和具体触发器的传输延迟时间tpLH和tpHL， 可以画出时序图 4. 逻辑功能分析 该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。 理论知识 例2 分析如图所示异步时序逻辑电路. 理论知识 状态方程 时钟方程 解 (1) 列出各逻辑方程组 理论知识 (2) 列出 状态表 1 1 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 0 0 1 0 0 0 0 0 cp0 cp1 cp2 1 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 0 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 1 1 1 0 （CP=0表示无时钟下降沿，CP=1表示有时钟下降沿） 理论知识 电路是一个异步五进制加计数电路。 (4) 逻辑功能分析 (3) 画出状态图 理论知识 1、二进制计数器 CP 清零 Q 1J FF0 1K C1 Q 1J FF1 1K C1 Q 1J FF2 1K C1 Q 1J FF3 1K C1 Q3 Q2 Q0 Q1 计数脉冲 二进制计数器分为：同步二进制计数器和异步二进 制计数器。 由主从型JK 触发器构成的4位二进制计数器如下： 工作原理： (1)每来一个时钟脉冲,最低位触发器翻转一次; (2)高位触发器是在相邻的低位触发器的输出端从 理论知识 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 2 3 4 5 6 7 8 Q3 Q2 Q1 Q0 十进 制数 二进制数 计数 脉冲数 0 0 0 0 0 16 9 10 11 12 13 14 15 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 9 10 11 12 13 14 15 Q3 Q2 Q1 Q0 十进 制数 二进制数 计数 脉冲数 1变为0进位时翻转。 计数脉冲个数与各触发器输出状态及十进制数之间 的关系如下表: 理论知识 CP 1 2 3 4 5 6