[工作总结]VHDL实验任务及综合设计.ppt

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2018-11-30 发布于浙江
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[工作总结]VHDL实验任务及综合设计

实验2：组合电路设计 1、设计一个四位的全加器，进位输出是快速进位位。 2、用IF语句和CASE语句设计一个4-16译码器。 * 实验1：熟悉QUARTUS II软件的使用实验报告：设计思路，流程图，程序及仿真波形！实验及综合设计要求：独立完成，结果验收 * 实验3：时序电路设计设计4位二进制同步加/减法可逆计数器输入： clr: 异步清零(高电平有效) clk: 时钟输入 load: 同步预置使能端(低电平有效) D3~D0: 4位二进制数输入端 updown：加/减法控制信号 ( ‘1’加， ‘0’减 ) 输出： Q3~Q0: 4位二进制计数输出 CO: 进位输出 BO: 借位输出 CTRDIV16 CT=0 2CT=15 3D [1] [2] [4] [8] CO CLR LOAD UPDOWN CLK Q0 Q1 Q2 Q3 D0 D1 D2 D3 BO 1CT=0 完成报告：设计思路，流程图，程序及仿真波形！ * 综合设计：多路波形发生器的设计基本要求： 1、对输入时钟信号进行分频，实现三路互差120°的信号。 2、实现输出信号的占空比控制 clk: 输入时钟信号 reset: 同步复位信号（低电平有效） div: 输入分频控制信号(注意：6n分频) ctrl: 占空比控制信号（H:L） ctrl=1，占空比1:1 ctrl=2，占空比1:2 ctrl=3，占空比2:1 A、B、C: 三路输出信号完成报告：设计思路，流程图，程序及仿真波形！ * 实验及综合设计地点：电气楼406 要求： 1）独立完成 2）验收时间：实验：10月20——21日综合：10月27——28日 3）完成报告 4）注意病毒