时分秒可较定时电路VHDL.doc

.EDA课程设计报告 : 时分秒可校的定时电路 一．要求：定时范围为10秒~24时59分59秒，精度为1秒；能同时显示时分秒信息（LED数码管）；定时时间到能发出声光警告信号。 二．实验目的：本课程设计的目的在于进一步了解使用Quartus，懂得如何根据课程要求，在一定的时间内完成任务，从而完成定时器的设计，并在硬件上检验自己的设计，加深对VHDL语言的理解。 三．设计思路：本设计的最初设想是，通过设置一个模块，作用是能将我们设定的时间作为定时器的初值，再通过一个倒计时模块，将设定的初值倒减到00时00分00秒，在此过程中，通过数码管显示当前值，并通过一闹铃模块，提醒倒计时完毕。可见，本设计主要部分为4个模块：预置数值模块，倒计时模块，当前值数码管显示模块和闹铃提示模块。 四．各个功能模块的说明： 1预置数值模块rst：通过相应的秒，分，时可调按钮调到设定时间。这里，秒模块，分模块是60进制，即个位（分，秒）从0~9变化，当个位为9时，按下调秒按钮，等到下一个脉冲到来，向十位进1，同时个位变0；十位（秒，分）从0~5变化，当十位为5时且个位为9即显示59时，等下一个脉冲到来，个位十位显示00。这是秒模块的变化；分模块的变化与此一样；而小时模块则是24进制。即个位变化从0~9，而十位变化从0~2，当显示23时，按下调时按钮，等到下一脉冲到来，显示为00。根据课程题目的要求，秒模块的最小设定时间为10秒。Clk1,clk2,clk3按键分别为秒模块，分模块，时模块调整，每按一次，相应数值加1，clr为清0按钮。 2倒计时模块cnt：其原理是将已经设定好的时间数值，通过每1秒来的clk作为触发信号，每来一个clk上升沿，该模块对应部分减1，直至为0.当然，还应有一个清零按钮，以备调时，从新开始。换言之，就是一个减计数器。Reset为清0按钮，clk接1hz的脉冲。 考虑到手头上的FPGA开发板只用一个50MHZ的主频，故需通过一个分频模块，使其产生1HZ信号，供减计数器使用。分频模块的原理是让里面的一个变量，从0计数到50，000，000，此时在对外送出信号，达到分频1HZ目的。 3当前值数码管显示模块led+countn8：由于手头使用的FPGA开发板的8个数码管，仅有8条位选择端和8条（a~g和小数点）段选择端口，故采用动态扫描的办法，解决倒计时模块出来的接数码管端口多于硬件数码管端口问题。这样，其实动态扫描，可以节省数码管端口，因为8个数码管共用段数码端口，节省材料，不过，却要占用更多的逻辑资源。这是事物两面性的地方，鱼和熊掌不可兼得。 通过动态扫描模块SELtimeceshi来显示时分秒信息的原理，其实是利用人眼视觉顿留错觉，让扫描频率快到一定层度，让人眼发觉不了其“闪烁”，比如本实验使其扫描频率为10khz，这样在其快速扫描过程中，人察觉不了其变化，所以，在视觉上，形成6个数码管都亮的效果。真正的事实是，只有一个数码管在亮，人眼没有分辨出来而已。自然，在此扫描模块中，要多出一个分频模块，从FPGA的主频（50MHZ）中分出一个10KHZ。分频模块的原理其实与计数器类似，当计数到2500时，该模块在对外输出一个信号，达到分频目的。 至于后面的COUNT8模块，是个3—8译码器，出来的端口为位选端。LED模块，则是将对应的4位2进制译成相应的十进制，在数码管上显示。出来的端口接8个led段。 4闹铃提示模块speaker：该模块是将前面输出来的信号CO,C作为本模块的发生信号，当计时到00时00分00秒时，提醒发出声音，灯亮信号。该模块的一个特色是，当时间计数到00时00分10秒时，开始发出停顿的声音和一闪一闪的灯亮，当计时到00时00分00秒，以后将长时间发出声响和小灯将持续亮。这是本实验的一个特色。其原理是，将发声的部分与1HZ信号连接，到条件满足时，声音与光一同表现出一致频率。 五．设计特点：本设计除完成要求以外，还另有特色： 1在倒计时小于10秒时，声音会一声一声提示，同时灯一亮一灭，当为00时00分00秒时，声音持续，灯一直亮。 2使用动态扫描的方法，节省数码管的引脚资源。 3本设计，只用一个50Mhz主频，通过分频模块，得到所需要求的其他频率。 4在各个按键处，设置了D触发器，从而达到延迟，按键消抖目的，确保每按一次，数值仅变化一次。 六．方案比较： 方案1：上述设计，即此次的课程设计。 方案2：可以设置成一个正的计数器，通过从00时00分00秒开始加数，一直到所设定的时间为止，发出提示。此方案，相对于方案1而言，比较符合计数器的思路，对设计者而言，比较简单，但这不合日常生产的定时器（一般为倒计时模式）习惯。 方案3：可以通过EDA实验箱完成静态扫描部分。这样就省去动态扫描和后面的译码部分，很显然，该方案