集成电路版图设计幻灯片.ppt

2.11 Edit菜单 2.12 Display Control Window 2.13 Editor Option Control Window 2.14 Adding Label and Pin 2.15 JK主从触发器的Layout view 2.16 版图层次与制作对应 2.17 CMOS反向器横截面图与布局图 2.18 版图参数规则定义 2.19 Layout (Design) Rules (I) 2.20 Layout (Design) Rules (II) 2.21 Layout (Design) Rules (III) 2.22 Layout (Design) Rules (IV) 2.23 Layout (Design) Rules (V) 2.24 Layout (Design) Rules (VI) 2.25 Layout (Design) Rules (VII) 2.26 Layout (Design) Rules (VIII) 2.27 Layout (Design) Rules (IX) 2.28 Layout (Design) Rules (X) 2.29 参考及帮助 与版图大师有关的在线文档有： Virtuoso Layout Editor help Cell Design Tutorial 第三部分 版图验证介绍 3.1 版图验证意义 光刻板的制作是非常昂贵的，所以布局验证非常重要。用Virtuoso Layout Editor 编辑生成的版图是否符合设计规则、电学规则，其功能是否正确必须通过版图验证系统来验证。 每一工艺均有其设备上和控制上的极限，如光刻分辨率、化学药品浓度和剂量、作用时间、温度等，因此在版图上要能容忍变化的发生。为了使晶片厂制作过程的合理变化不致影响制作的结果，电路设计者所设计的电路板图必须满足晶片厂提供的设计规则。 电路设计及布局设计为不同阶段的独立设计过程，必须确保版图设计及原电路的一致性。 3.2 版图验证种类 布局验证包括： DRC（Design Rule Check）：对IC的布局（Layout）做几何空间检查以确保线路能被制版技术所实现。 ERC（Electrical Rule Check）：检查power, ground的short, floating device, floating net等指定的电气特性。 LVS（Layout Versus Schematic)：将layout与schematic做比较，以检查电路的连接，与MOS的Length、Width值是否匹配。 LPE（Layout Parameter Extraction):从layout database extract电器参数（如MOS的W、L值、BJT，diode的area，perimeter, node的parasitic cap）并以Hspice netlist 方式表示电路 3.3版图验证 Cadence 提供了两套布局验证系统：(1) Diva (on-line) (2) Dracula (batch-running) Diva嵌入在Cadence 的主体框架之中，使用较方便，在做小面积的layout验证时，速度较快。其缺点是做大型芯片或whole chip时，无法做完整验证。所以一般Diva用于小型cell 中或block的布局验证，而whole chip 则采用Dracula处理。 3.4 dracula验证流程 Dracula 为独立的版图验证系统，可以进行DRC 、ERC、LVS、LPE和PRE，其运算速度快，功能强大，能验证和提取较大的电路。Dracula被公认为布局验证的标准。几乎全世界的IC公司都拿它作为sign off的标准。 当我们所设计的芯片在Cadence Design Framework中完成DIVA的验证程序后，必须将Layout view转换成工业界布局资料交换的标准格式GDS II格式，该步骤在Cadence中可以由“stream out”方式进行转换。 3.5 dracula验证流程 使用Dracula 和Diva 的第一步是编写与自己的工艺一致的命令文件，包括DRC、 ERC、 LVS、 LPE 文件。 3.6 dracula验证流程 3.7 dracula验证流程 3.8 参考及帮助 与版图验证有关的在线文档主要有以下几个。InQuery 是用来显示验证结果的： Diva Interactive Verification Reference Dracula Standalone Verification Reference Dracula User Guide InQuery Reference InQuery Tutorial 附录