计算机组成原理课件第３章系统总线幻灯片.ppt

(4) 半同步通信 同步 发送方 用系统 时钟前沿 发信号 接收方 用系统 时钟后沿 判断、识别 3.5 （同步、异步 结合） 异步 允许不同速度的模块和谐工作 增加一条 “等待”响应信号 WAIT 以输入数据为例的半同步通信时序 T1 主模块发地址 T2 主模块发命令 … T3 从模块提供数据 T4 从模块撤销数据，主模块撤销命令 Tw 当 为低电平时，等待一个 T WAIT Tw 当 为低电平时，等待一个 T WAIT 3.5 读 命令 WAIT 地址 数据 3.5 时钟 总线传输周期 T1 T2 TW TW T3 T4 (4) 半同步通信 （同步、异步 结合） 上述三种通信的共同点 一个总线传输周期（以输入数据为例） 主模块发地址 、命令 从模块准备数据 从模块向主模块发数据 总线空闲 3.5 占用总线 不占用总线 占用总线 (5) 分离式通信 充分挖掘系统总线每个瞬间的潜力 主模块 申请 占用总线，使用完后 即 放弃总线 的使用权 从模块 申请 占用总线，将各种信 息送至总线上 一个总线传输周期 子周期1 子周期2 3.5 主模块 1. 各模块有权申请占用总线 分离式通信特点 充分提高了总线的有效占用 2. 采用同步方式通信，不等对方回答 3. 各模块准备数据时，不占用总线 4. 总线被占用时，无空闲 3.5 * * 第３章 系统总线 3.1 总线的基本概念 3.2 总线的分类 3.3 总线特性及性能指标 3.4 总线结构 3.5 总线控制 3.1 总线的基本概念 一、为什么要用总线—便于扩展 二、什么是总线 三、总线上信息的传送 总线是连接各个部件的信息传输线， 是 各个部件共享的传输介质 串行 并行 四、总线结构的计算机举例 1. 面向 CPU 的双总线结构框图 中央处理器 CPU I/O总线 M 总 线 3.1 主存 I/O接口 I/O 设备1 I/O 设备2 … … I/O接口 I/O接口 I/O 设备n 单总线（系统总线） 2. 单总线结构框图 CPU 主存 I/O接口 I/O 设备1 I/O 设备2 I/O接口 … I/O 设备n I/O接口 … 3.1 3. 以存储器为中心的双总线结构框图 系统总线 主存 CPU I/O接口 I/O 设备1 … I/O 设备n I/O接口 … 存储总线 3.1 3.2 总线的分类 1.片内总线 2.系统总线 芯片内部 的总线 数据总线 地址总线 控制总线 双向 与机器字长、存储字长有关 单向 与存储地址、 I/O地址有关 有出 有入 计算机各部件之间 的信息传输线 存储器读、存储器写 总线允许、中断确认 中断请求、总线请求 3.通信总线 串行通信总线 并行通信总线 传输方式 3.2 用于 计算机系统之间 或 计算机系统 与其他系统（如控制仪表、移动通信等） 之间的通信 3.3 总线特性及性能指标 CPU 插板 主存 插板 I/O 插板 一、总线物理实现 BUS 主板 1. 机械特性 2. 电气特性 3. 功能特性 4. 时间特性 二、总线特性 尺寸、形状、管脚数　及　排列顺序 传输方向 和有效的 电平 范围 每根传输线的 功能 信号的 时序 关系 3.3 地址 数据 控制 三、总线的性能指标 1. 总线宽度 2. 总线带宽 3. 时钟同步/异步 4. 总线复用 5. 信号线数 6. 总线控制方式 7. 其他指标 数据线 的根数 每秒传输的最大字节数（MBps） 同步、不同步 地址线 与 数据线 复用 地址线、数据线和控制线的 总和 负载能力 突发、自动、仲裁、逻辑、计数 3.3 ISA EISA VESA(LV-BUS) PCI AGP RS-232 USB 模块 系统 总 线 标 准 四、总线标准 系统 模块 3.3 标 准 界 面 总线标准 数据线 总线时钟 带宽 ISA 16 8 MHz（独立） 16 MBps EISA 32 8 MHz（独立） 33 MBps VESA (VL-BUS) 32 33 MHz（CPU） 133 MBps PCI 32 64 33 MHz（独立） 66 MHz（独立） 132 MBps 528 MBps AGP 32 66.7 MHz（独立） 133 MHz（独立） 266 MBps 533 MBps RS-232 串行通信 总线标准