第3章Verilog设计入门(1253KB).ppt

3.2.6 Verilog的时钟过程表述的特点和规律 对于边沿触发型时序模块，遵循以下规律： 1.某信号被定义成边沿敏感时钟信号，则posedge A或 negedge A放敏感表中，但always结构块中不能再出现信 号A了。 2.若B被定义成对应于时钟的电平敏感异步控制信号，则除 posedge B或negedge B放敏感表中，always块中必须 给出逻辑描述，即表述上是边沿敏感，性能上是电平敏感。 3.若某信号对于时钟同步，则不能出现在敏感信号表中。 4. 敏感表中边沿敏感信号和电平敏感信号不能同时出现。 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 3.3.1 4位二进制计数器及其Verilog表述 3.3.1 4位二进制计数器及其Verilog表述 3.3.1 4位二进制计数器及其Verilog表述 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 3.3.2 功能更全面的计数器设计 习 题 3-6 建立工程和输入源文件，实现下图4选1电路功能。 习 题 3-9 把3-22改成一个异步清0，同步时钟使能和 异步数据加载型8位二进制加法计数器。 3-7 3-12 给出含有异步清0和计数使能的16位二进制加减可控计数器的Verilog描述。 3-13 复习 3.1.1 2选1多路选择器及其Verilog描述 2选1多路选择器及其Verilog描述 (复习) 4选1多路选择器及其case语句表述方式 4选1多路选择器及其case语句表述方式 3.1.4 4选1多路选择器及其if语句描述方式 1．if_ else条件语句 2．过程赋值语句 （1）阻塞式赋值 = （2）非阻塞式赋值 = 3．数据表示方式 If…else条件语句的三种结构 If (表达式) 语句； 例： if (ab) out1=int1; if (表达式) 语句1； else 语句2； 例： if (ab) out1=int1; else out1=int1; if (表达式1) 语句1； elseif (表达式2) 语句2； elseif (表达式3) 语句3； … else 语句n； 表达式中的值为0, x, z，按假处理； 若有多个操作语句，需用关键字begin end. if 语句可以嵌套，需注意配对关系 练习：用Verilog描述下面译码器(if else语句) 3.1.5 加法器及其Verilog描述 1. 半加器描述 3.1.5 加法器及其Verilog描述 1. 半加器描述（1） 思考：还有几种描述半加器的方法？ ； 1. 半加器描述（2） 练习：case语句改成if else语句 1. 半加器描述（3） 或门的描述 注意：半加器和或门模块可供高层调用。 2. 全加器顶层文件设计和例化语句 2. 全加器顶层文件verilog描述 元件例化 元件例化语句一般格式： 模块元件名 例化元件名(.例化元件端口(外接 端口名), …) 2. 全加器顶层文件设计 练习1：用元件例化语句描述下列电路 c d f 练习2：用两个半减器及或门构成1位全减器 3. 8位加法器描述 （1） 3. 8位加法器描述 （2） 3. 8位加法器仿真波形 3.2 时序模块及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 3.2 时序模块及其Verilog表述 3.2 时序模块及其Verilog表述 描述时序电路： 基本模块结构与组合电路相同，一