第3章节CMOS反相器的分析与设计课件(1407KB).ppt

3.3.1 CMOS反相器的负载电容 三部分： MOS管的漏-衬底pn结电容CDBN和CDBP ； 下级电路的输入电容Cin； 互连线引起的寄生电容Cl。 北京大学微电子学系 贾嵩 2010 * 3.3.1 CMOS反相器的负载电容 pn结电容用平均电容代替： 如果连线较短，连线寄生电容Cl可以忽略。 北京大学微电子学系 贾嵩 2010 * 0.25 mm CMOS Capacitances * W/L=0.36um/0.25um的NMOS（LD,S＝0.625u） 根据设计规则，计算出栅和漏端的电容 如果考虑反偏电压和适当的版图优化，二者基本相等，漏端电容甚至更小些 3.3.1 CMOS反相器的负载电容 Cin由下级电路全部NMOS和PMOS的栅电容构成。 北京大学微电子学系 贾嵩 2010 * 栅电容决定于栅面积(W×L)和单位面积栅氧化层电容Cox。 3.3.2 CMOS反相器输出电压的上升/下降时间 定义： 输出上升时间(tr)： V10%～V90% 输出下降时间(tf)： V90%～V10% 北京大学微电子学系 贾嵩 2010 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (1) 阶跃输入的上升时间 PMOS的导通电流是对负载电容充电的电流： Vout≤－VTP时，PMOS饱和： Vout从V10%上升到－VTP的时间： 北京大学微电子学系 贾嵩 2010 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (1) 阶跃输入的上升时间 Vout－VTP时，PMOS线性： Vout从－VTP上升到V90%的时间： 总上升时间： 北京大学微电子学系 贾嵩 2010 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (2) 阶跃输入的下降时间 NMOS的导通电流是对负载电容放电的电流： Vout≥VDD－VTN时，NMOS饱和： VoutVDD－VTN时，NMOS线性： 北京大学微电子学系 贾嵩 2010 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (2) 阶跃输入的下降时间 总的下降时间： 若参数对称，则两时间相等。 两时间主要由负载电容和导电因子决定。 北京大学微电子学系 贾嵩 2010 * 3.3.2 CMOS反相器输出电压的上升/下降时间 (3) 非阶跃输入情况 负载电容的充电或放电电流是NMOS和PMOS电流之差： 计算复杂，很难给出解析解。 上升/下降时间不仅与反相器的参数有关，还与输入信号的波形有关。 北京大学微电子学系 贾嵩 2010 * 3.3.3 CMOS反相器传输延迟时间的计算 tPHL，tPLH， 北京大学微电子学系 贾嵩 2010 * 3.3.3 CMOS反相器传输延迟时间的计算 近似认为tPLH内只有PMOS导通，tPHL内只有NMOS导通： 用最大导通电流的一半作为平均电流： 对称设计时： 北京大学微电子学系 贾嵩 2010 * 提高反相器的速度 增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容 对于固定的大负载电容可以通过增加器件尺寸提高速度 对于小负载，反相器速度不会随着尺寸出现明显增加 北京大学微电子学系 贾嵩 2010 * 瞬态响应：仿真波形 北京大学微电子学系 贾嵩 2010 * tpLH tpHL 3.3.4 电路的最高工作频率 必须维持输入信号的时间大于电路的延迟时间。 若输入信号的占空比为1：1，则其周期需要满足： 对称设计有利于提高电路的工作频率。 北京大学微电子学系 贾嵩 2010 * 3.3.4 电路的最高工作频率 使用环形振荡器测量电路的工作频率及延迟时间： 普遍规律： 其中n是反相器的级数， 应为奇数。 北京大学微电子学系 贾嵩 2010 * 3.4 CMOS反相器的设计 完成能够实现设计要求的集成电路产品 设计要求： 功能 可靠性 速度 面积 功耗 北京大学微电子学系 贾嵩 2010 * 1、反相器的可靠性 北京大学微电子学系 贾嵩 2010 * 噪声容限：逻辑阈值点 ? 把Vit做为允许的输入高电平和 低电平极限 ? VNLM=Vit VNHM=VDD-Vit ? VNLM与VNHM中较小的 决定最大直流噪声容限 可靠性：噪声容限 北京大学微电子学系 贾嵩 2010 * 面向可靠性最优的设计目标，噪声容限最大就是使得Vit＝Vdd/2 在反相器的设计中通过器件尺寸的设计保持电路满足噪声容限的要求 利用噪声容限的设计要求可以得到Wp和Wn的一个方程 2、反相器的速度 北京大学微电子学系 贾嵩 2010 * 一般用反相器的平均延迟时间表示速度 也可以分别用上升和下降延迟时间表示 利用速度的设计要求可以得到Wp和Wn的一个方程 3