第3章节FPGACPLD结构与应用课件(5930KB).ppt

KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-34 Cyclone LE结构图 KX康芯科技 3.4 FPGA的结构与工作原理 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-35 Cyclone LE普通模式 KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-36 Cyclone LE动态算术模式 KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-37 Cyclone LAB结构 KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-38 LAB阵列 KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-39 LAB控制信号生成 KX康芯科技 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图2-40 快速进位选择链 KX康芯科技 3.4 FPGA的结构与工作原理 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-41 LUT链和寄存器链的使用 KX康芯科技 3.4 FPGA的结构与工作原理 3.4.2 Cyclone/CycloneII系列器件的结构与原理 图3-42 LVDS连接 KX康芯科技 3.5 硬件测试技术 3.5.1 内部逻辑测试 图3-43 边界扫描电路结构 3.5.2 JTAG边界扫描测试 KX康芯科技 3.5 硬件测试技术 表3-1 边界扫描IO引脚功能 3.5.2 JTAG边界扫描测试 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 KX康芯科技 3.5 硬件测试技术 图3-44 边界扫描数据移位方式 3.5.2 JTAG边界扫描测试 KX康芯科技 3.5.2 JTAG边界扫描测试 图3-45 JTAG BST系统内部结构 KX康芯科技 3.5.2 JTAG边界扫描测试 图3-46 JTAG BST系统与与FPGA器件关联结构图 KX康芯科技 3.5 硬件测试技术 图3-47 JTAG BST选择命令模式时序 3.5.2 JTAG边界扫描测试 3.5.3 嵌入式逻辑分析仪 KX康芯科技 3.6 FPGA/CPLD产品概述 3.6.1 Lattice公司CPLD器件系列 1. ispLSI器件系列 ispLSI1000E系列 ispLSI2000E/2000VL/200VE系列 ispLSI 8000/8000V系列 ispLSI5000V系列 2. ispMACH4000系列 3. Lattice EC ECP系列 IspMACH 4000Z、ispMACH 4000V 、 ispMACH 4000Z KX康芯科技 3.6 FPGA/CPLD产品概述 3.6.2 Xilinx公司的FPGA和CPLD器件系列 2. SpartanⅡ Spartan-3 Spartan 3E器件系列 5. Xilinx的IP核 1. Virtex-4系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 3. XC9500 XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM KX康芯科技 3.6 FPGA/CPLD产品概述 3.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix II 系列FPGA 5. MAX系列CPLD 3. ACEX系列FPGA 4. FLEX系列FPGA 2. Stratix系列FPGA 6. Cyclone系列FPGA低成本FPGA 7. Cyclone II系列FPGA 8. MAX II系列器件