逻辑电路设计技巧-华清远见.PDF

清远见 嵌入式培训专家： 4 章 逻辑电路设计技巧 清远见 嵌入式培训专家： 《FPGA 应用开发实战技巧精粹》——第4 章、逻辑电路设计技巧 4.1 FPGA 设计的基本技巧 本节首先介绍FPGA 设计的两种设计方法（Top-Down 和Bottom-Up ），然后分别 介绍了利用VHDL 和Verilog HDL 两种语言进行FPGA 设计的技巧，最后介绍了状态 机设计的思想和技巧。 4.1.1 Top-Down 方式的设计技巧 v 技巧内容 本节将介绍FPGA 的设计方法之一——Top-Down 的设计方法。 v 技巧详解 FPGA 传统的设计手段是采用原理图输入的方式进行的。通过调用 FPGA/EPLD 厂商所提供的相应物理元件库， 电路原理图中绘制所设计的系统，然后通过网表转 换产生某一特定FPGA/EPLD 厂商布局布线器所需网表，通过布局布线，完成设计。 原理图绘制完成后可采用门级仿真器进行功能验证。 然而，工程师的最初设计思想不是一开始就考虑采用某一FPGA/EPLD 厂商的某 一特定型号器件，而是从功能描述开始的。设计工程师首先要考虑规划出能完成某一 具体功能、满足自己产品系统设计要求的某一功能模块，利用某种方式（如 HDL 硬 件描述语言）把功能描述出来，通过功能仿真 （HDL 仿真器）以验证设计思路的正确 性。当所设计功能满足需要时，再考虑以何种方式（即逻辑综合过程）完成所需要的 设计，并能直接使用功能定义的描述。实际上这就是自顶而下设计方法。 与传统电原理图输入设计方法相比，Top-Down 设计方法具体有以下优点。 完全符合设计人员的设计思路，从功能描述开始，到物理实现的完成。 功能设计可完全独立于物理实现， 采用传统的电原理输入方法时， FPGA/EPLD 器件的采用受到器件库的制约。由于不同厂商 FPGA/EPLD 的结构完全 不同，甚至同一厂商不同系列的产品也存 结构上的差别。因此， 设计一开始，工 程师的设计思路就受到最终所采用器件的约束，大大限制了设计师的思路和器件选择 的灵活性。而采用 Top-Down 设计方法，功能输入采用国际标准的HDL 输入方法， HDL 可不含有任何器件的物理信息，因此工程师可以有更多的空间去集中精力进行功 能描述，设计师可以 设计过程的最后阶段任意选择或更改物理器件。 设计可再利用，设计结果完全可以用一种知识产权 （IP-Intellectual Property ） 的方式作为设计师或设计单位的设计成果，应用于不同的产品设计中，做到成果的再 利用。 易于设计的更改，设计工程师可 极短的时间内修改。 设计、处理大规模、复杂电路，目前的FPGA/EPLD 器件正向高集成度、深亚 清远见 嵌入式培训专家： 《FPGA 应用开发实战技巧精粹》——第4 章、逻辑电路设计技巧 微米工艺发展。为设计系统的小型化、低功耗、高可靠性等提供了集成的手段。设计 低于 10000 门左右的电路，Top-Down 设计方法具有很大的帮助，而设计更大规模的 电路，Top-Down 设计方法则是必不可少的手段。 设计周期缩短，生产率大大提高，产品上市时间提前，性能明显提高，产品 竞争力加强。据统计，采用Top-Down 设计方法的生产率可达到传统设计方法的2 4 倍。 Top-Down 设计流程如图4.1 所示，其核心是采用HDL 语言进行功能描述，由逻 辑综合 （Logic Synthesis ）把行为 （功能）描述转换成某一特定FPGA/EPLD 的工艺网 表，送到厂商的布局布线器完成物理实现。 设计过程的每一个环节，仿真器的功能 验证和门级仿真技术保证设计功能和时序的正确性。 图4.1 Top-Down 的设计流程 4.1.2 Bottom-Up 方式的设计技巧 v 技巧内容 本节将介绍FPGA 的设计方法之一—Bottom-Up 的设计方法。 v 技巧详解 自下至上的硬件电路设计方法的主要步骤是：根据系统对硬件的要求，详细编制 技术规