第五章常用数字逻辑电路与vhdl描述方法【课件】.ppt

实体dff1的测试平台 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.ALL; --简化的实体描述部分 ENTITY dff1_dff_test_vhd_tb IS END dff1_dff_test_vhd_tb; * ARCHITECTURE behavior OF dff1_dff_test_vhd_tb IS --被测实体声明部分，把被测试电路作为一个元件 COMPONENT dff1 PORT( d : IN std_logic; cp : IN std_logic; q : OUT std_logic ); END COMPONENT; --仿真激励信号定义部分 SIGNAL d : std_logic; SIGNAL cp : std_logic; SIGNAL q : std_logic; * BEGIN uut: dff1 PORT MAP(d = d, cp = cp, q = q); tb: PROCESS BEGIN d=1; --产生仿真输入信息 wait for 60 ns; cp=0; WAIT FOR 30 ns; cp=1; wait for 30 ns; END PROCESS; --利用多个进程仿真多个输入信号 END; --仿真激励信号的产生部分; * 引入被测实体后，就需要在输入端加入仿真信息，也称为仿真激励信号。仿真信息的产生有两种方法：程序直接产生方法和读TEXTIO方法。 程序直接产生的方法仿就是由设计者设计一段VHDL程序，由该程序中的进程语句直接产生仿真的输入信息。 主要的方法就是使用WAIT FOR语句 利用多个进程产生向量时，注意信号的相位关系，保证向量的正确性。适用于中小规模电路。 仿真信息的产生 * 数据文件输入仿真方法 测试向量按行存于一个文件中（即TEXTIO文件）； 测试时，根据定时要求按行读出，并赋予相应的输入信号。 test1.txt的内容与格式如下 ： 0 0 1 0 1 0 0 0 0 1 1 1 * USE IEEE.STD_LOGIC_textio.all; --必须引入该程序包 FILE intest: TEXT OPEN READ_MODE IS test1.txt; --定义文件 ta : PROCESS variable li: LINE; variable clk_v,d_v: std_logic; BEGIN readline(intest,li); read(li, clk_v); read (li, d_v); cp=clk_v; d=d_v; WAIT FOR 100 ns; END PROCESS; * Xilinx ISE和modelsim使用 实验内容 实验一 EDA软件实验 实验二 组合逻辑电路的VHDL语言实现 8位二进制加法器 优先编码器 四选一选择器(3选1) 实验三 时序逻辑电路的VHDL语言实验 实验四 VHDL层次化设计方法实验 实验报告和作业报告应包括：源程序，测试向量程序，仿真波形和结果分析。 * 仿真波形图 * 5.3 有限状态机的设计 状态机描述法：基于VHDL的时序逻辑电路中，直接对状态图描述的方法。 应用：高速运算或控制方面 建立有限状态机的方法：状态转换图、状态转换表和流程图（等价） 5.3.1 状态转换图与有限状态机 [例]设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。 * 有限状态机设计步骤 1、确定有限状态机的状态 4个状态，用S0表示输入为0时的电路状态（或称初始状态）、用S1、S2、S3表示收到一个1、连续收到两个1、连续收到110时的状态。 2、根据给定的逻辑功能确定状态转换图 3、电路实现(编写VHDL程序) * 有限状态机结构分析 状态机可以分为两种