基于FPGA的波形发生器的设计_精品.pptVIP

基于ＦＰＧＡ的脉宽调制的设计 指导老师：苏林 答 辩 人：高华昆 论文框架 1 2 3 信号发生器的设计过程 波形仿真 课题背景 课题背景 现场可编程门阵列(Field Programmable Gate Arrays，FPGA)是一种可编程使用的信号处理器件，用户可通过改变配置信息对其功能进行定义，以满足设计需求，与传统数字电路系统相比，FPGA 具有可编程、高集成度、高速和高可靠性等优点，通过配置器件内部的逻辑功能和输入/输出端口，将原来电路板级的设计放在芯片中进行，提高了电路性能，降低了印刷电路板设计的工作量和难度，有效提高了设计的灵活性和效率。 本设计是直接数字频率合成技术与可编程逻辑器件的结合，首先，利用Verilog HDL语言完成了DDS信号发生器的RTL描述，其次，使用Altera公司出品的Quartus II 9.0进行模块化设计和仿真。 PWM的全称是Pulse Width Modulation（脉冲宽度调制），它是通过改变输出方波的占空比来改变等效的输出电压。广泛地用于电动机调速和阀门控制，比如电动车电机调速就是使用这种方式。 所谓SPWM，就是在PWM的基础上改变了调制脉冲方式，脉冲宽度时间占空比按正弦规律排列，这样输出波形经过适当的滤波可以做到正弦波输出。它广泛地用于直流交流逆变器等，比如高级一些的UPS就是一个例子。三相SPWM是使用SPWM模拟市电的三相输出，在变频器领域被广泛的采用。 信号发生器的设计过程 设计规划 根据设计思路，信号发生器的结构框图如图3-1所示。它由信号产生，信号控制，D/A转换三部分组成。 信号产生 信号控制 D/A转 时钟信号 选择信号 输 出 信号产生模块 产生所需要的各种信号，这些信号的产生可以有多种方式，如用计数器直接产生输出，或者产生寄存器的地址，再存储器中存放信号输出的数据。 信号发生器的控制模块可以用数据选择器实现，用2选4数据选择器实现信号的选择。 信号控制模块 SignalTap抓取波形 最后通过SignalTap对波形进行抓取，仿真出各种波形类型。 用verilog语言依次设计出 锯齿波模块 三角波模块 正弦波模块 方波模块 控制模块 波形verilog代码 module ju( input clk, /*clock input*/ input rst_n, /*async reset ,active low*/ input en, output [7:0] q4 /*data output from ROM*/ ); /***********ROM instance**********************/ wire [6:0] addr; ROM4P ROM4P_inst ( .address ( addr ), .clock ( clk), .q ( q4) ); /***************address generate***************/ reg [6:0] cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt = 7d0; else if(en) cnt = cnt+7d1; else cnt=cnt; end assign addr = cnt; endmodule 仿真波形图 锯齿波仿真图 仿真结果分析 在这个仿真图中，可以看到当en为高电平的时候，出现一个clk时钟脉冲的上升沿开始计数，当增到255时等下一个脉冲来时将又跳回0，然后每来一个脉冲就加一次，直到加到255，依次重复，如图所示，波形将会以递增锯齿波的规律变化。 三角波模块仿真图 仿真结果分析 在这个仿真图中，可以看到当en为高电平的时候，出现一个clk时钟脉冲的上升沿开始计数，从0增到1，然后每来一个脉冲就增一次，直到增到255，等下一个脉冲到临时将有从255减到251，然后每来一个脉冲就减一次，直到减到0，依次重复，如图所示，波形将出现三角波的规律变化。 正弦波波仿真图 仿真结果分析 在这个仿真图中，可以看到当en为高电平的时候，出现一个clk时钟脉冲的上升沿开始计数，图中的数据将根据列表中所查到的数据按照一定的规律显示。如图所示，波形将出现正弦波的规律变化。 方波仿真图 仿真结果分析 在这个仿真波形图中，可以看到当en为高电平的时候，出现一个clk时钟脉冲的上升沿计数，从0跳到255，等下一个脉冲来临