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 CSP 装配的可靠性 本文对三种芯片规模包装及其装配的可靠性进行比较。 板面焊接点可靠性信息的获得对于芯片规模包装(CSP, chip-scale backage)的广泛实施是关键的。本文比较三个不同的CSP概念及其装配的可靠性。另外，将使用一个修饰的Coffin-Manson关系，对一个专门的温度循环范围，设计出有关几种低输入/输出(I/O)包装的焊接点可靠性的循环数据文献。由喷气推进实验室(JPL, Jet Propulsion Laboratory, Pasadena, CA)组织了一个微型BGA协会，来探讨有关包装类型、I/O数、PWB材料与类型和制造变量对品质和电路板可靠性的相互作用的技术问题。这里呈现给大家的是来自这个课题的必威体育精装版结果。 小型化的趋势　　通孔(through-hole)和表面贴装(surface-mount)集成电路(IC)包装的预计用量根据市场的来源有很大的不同。来自BPA, UK的一项计划如图一所示。几个趋势是明显的。　　双排引脚包装(DIP, dual in-line package)预计用量上减少最多，从1996年的160亿在十年内减少到大约50亿，或者每年减少10亿。相反，表面贴装包装的用量，包括PQFP (plastic quad flat pack)，预计在下一个十年内会增加。预计在五年内增加70~180亿，并且在另外的五年内几乎是稳定水平，只增加20亿。在十年内，COB(chip on board)预计从50亿增加到130亿，图一中未显示出。 　　CSP和倒装芯片(flip-chip)包装的用量上的增加是相同的。预计在2006年达到60亿。相反，在相同十年里BGA的增加预计是最小的，达到只有15亿的总用量。对BGA的预计表明也许这些包装只是一个踏步石，工业将更广泛地接受倒装芯片(flip chip)和芯片规模包装(CSP)，因为它们更好地满足小型化应用的要求。 为什么采用芯片规模包装(CSP)？　　CSP的出现提供裸芯片(bare die)与倒装芯片(flip chip)的性能与小型的优势，具有标准芯片包装的优点。CSP设计成比芯片模(die)面积或周长大 1.2~1.5 倍的包装。图二说明CSP的两个概念，包括具有1)柔性或刚性内插器和2)圆片级(wafer-level)成型与装配再分布的两种包装。 包装达到如下的目的： 为回流焊接装配工艺提供与印刷线路板(PWB)焊盘冶金兼容的锡球和引脚。 重新把芯片模(die)紧密的间距分配成在PWB制造规范之内的间距水平。 由于小尺寸，不允许重大的重新分配；现在的低成本PWB制造限制了该技术的全面采用，特别是高输入输出(I/O)数。 防止芯片模的物理和阿尔发射线(alpha radiation)损坏，提供散热的载体。 使芯片模功能测试容易。 微型BGA的自我对中(Self-Alignment)　　如图三所示，用输入输出(I/O)的可扩展性和制造的坚固性，CSP可分类成栅格阵列和引脚型(无引脚型)。列出了每个类型的主要优点/缺点。密间距(fine pitch)栅格阵列可接纳更高的引脚数，与BGA类似，它们具有自我对中特性。对BGA，包装贴装要求的放松已经广泛地认为与传统的表面贴装包装比较减少了焊接点的缺陷。 　　影响自我对中的主要因素是熔化的焊锡表面张力，它提供在包装上到焊盘的拉力。反作用力是包装的重量。对PBGA，从共晶锡球产生的拉力大于来自陶瓷BGA(CBGA)的部分熔化焊接点或者传统包装的锡膏熔化的力。因此，PBGA具有更好的自我对中。BGA锡球分布的对称性进一步允许对BGA的X和Y和旋转位移。 　　对于栅格式CSP，熔化的表面张力比BGA小得多，因为它们具有较低的锡球量。这个较小的表面张力，配合CSP较密的间距，可能阻碍自我对中表现，特别对于重的包装。CSP可能要求比50-mil间距的BGA更紧的贴装精度。 栅格CSP显示有自我对中，但是在最好的偏移限制上存在不和谐： 对于46个I/O的栅格CSP，只有25%的偏移是可接受的。可接受的偏移对于PBGA是62%，对于CBGA是50%。[Noreika, Surface Mount International(SMI), 1997] 另一个研究者报告一个80%的偏移。(Patridge, SMI 1997) 据说在16,100个焊接点中只有两个锡桥，是由于外来材料，没有来自贴装不准确的缺陷。该试验是一个定性研究，其中300个46 I/O的CSP是手放的，回流；然后刻画焊点缺陷(Bauer, et al, SMI 1997)。 在装配有44 I/O的CSP包装的200个装配中，只检查到两个焊接点短路(Hunter, at al, CHIPCON 1998)。