逻辑器件-数字系统设计.PPT

2.1 可编程逻辑器件概述基本PLD器件的原理结构图 可编程逻辑器件的发展历程 按集成度(PLD)分类 2.2 简单PLD原理 电路符号表示 2.3 复杂可编程逻辑器件(CPLD) 简单PLD器件被取代的原因： 阵列规模较小，资源不够用于设计数字系统，当设计较大的数字逻辑时，需要多片器件，性能、成本及设计周期都受影响。 片内寄存器资源不足，且寄存器的结构限制较多（如有的器件要求时钟共用），难以构成丰富的时序电路。 I/O不够灵活，如三态控制等，限制了片内资源的利用率。 编程不便，需专用的编程工具，对于使用熔丝型的简单PLD器件更是不便。 查找表原理 一个N输入的查找表,需要SRAM存储N个输入构成的只值表.需要用2的N次幂个位的SRAM单元. N不能很大,否则LUT的利用率很低. 输入多与N个的逻辑函数,必须用几个查找表分开实现. 图2.41 主动串行配置模式 2．主动并行配置模式 在主动并行配置模式的情况下，一般用EPROM做外部存储器，事先将配置数据写入EPROM芯片内，每当电源接通后FPGA将自动地从外部串行EPROM中读取配置数据。主动并行配置模式电路如图2.42所示。主动配置模式使用FPGA内部的一个振荡器产生CCLK来驱动从属器件，并为包含配置数据的外部EPROM生成地址及定时信号。 图2.42 主动并行配置模式 主动并行配置模式生成CCLK信号及EPROM地址，并读入并行数据(字节宽)，然后在内部变成串行的LCA数据帧格式。主动并行模式又分为主高及主低模式。主低模式从0000地址到高地址读入存储数据，主高模式从高(XC4000为3FFFF，XC2000和XC3000为FFFF)到低读入存储数据。此功能使主FPGA能与其他器件分享外部存储器。如一个微处理器从存储器低位开始执行，FPGA就可以从高位加载，一旦配置完毕就允许处理器工作。 3．外设配置模式 在外设配置模式下，FGPA器件将作为一个微处理器的外设，配置数据由微处理器提供，在微处理器的写脉冲和片选信号的控制下对FPGA进行数据配置。在CS0、CS1、CS2和WRT信号的控制下得到写周期，在每个写周期经数据总线通过FPGA芯片引脚D0～D7并行读入一个字节的配置数据(也可采用串行方式)，配置数据存入芯片内部的输入缓冲寄存器，在FPGA内部将并行配置数据变为串行数据。若FPGA信号RDY/BUSY输出高电平，表示一个字节的配置数据读完，输入缓冲器准备好，准备读入下一字节的配置数据。外设配置模式的电路如图2.43所示。 4．从动串行配置模式 从动串行配置模式如图2.44所示。该模式为PC机或单片机系统加载FPGA配置数据提供了最简单的接口。串行数据DIN和同步配置时钟CCLK可以同时由一个PC机的I/O口提供，在时钟CCLK的控制下进行配置操作。在该模式中，FPGA在CCLK的上升沿从DIN输入脚接收串行配置数据，装入它的配置后，在CCLK的下降沿由DOUT输出该数据。这种配置模式可以把多个器件的DIN管脚和DOUT管脚串接起来，同时配置多个器件。如果将多个FPGA器件的DIN接在一起，把其中任何一个FPGA的DOUT反馈回PC机的I/O口，就可实现相同配置数据的加载操作。 图2.43 外设配置模式 图2.44 从动串行配置模式 5．菊花链配置模式 在数字系统的应用设计中，单片FPGA不足以实现完整的系统功能时，可采用多个FPGA芯片。多个FPGA芯片可以用菊花链模式配置。菊花链模式是一种多芯片的配置信号连接方式，任何模式配置的LCA都支持菊花链。以主动模式配置的LCA可作为数据源，并可控制从属器件。图2.45所示，为一个主模式配置器件与两个从属配置器件。主模式器件读取外部存储器并开启其他器件的配置加载过程。在配置开始时,以一段起始码和一个长度码作为文件头的数据提供给所有的器件。长度码表示加载菊花链中各个器件所需的总周期数。 在加载长度码后，前面的器件加载它的配置数据时会提供一个高电平DOUT给后面的器件。当前面的器件加载完毕，而长度计数未达到预置数时，继续读存储器过程，数据经过前面的器件以串行方式从DOUT脚输出。同时，前面的器件也同时产生CCLK以同步串行输出数据。若处于主动模式，前面的器件则以EPROM取地址速率的8倍产生内部CCLK，如果是处于外设配置模式，则由片选和写选通信号来产生CCLK。 图2.45 主并菊花链配置模式 6．FPGA的配置流程 在FPGA的配置之前，首先要借助于FPGA开发系统，按某种文件格式要求描述设计系统，编译仿真通过