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Verilog HDL使用简介 张建良 shandy98@ 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 什么是Verilog HDL? Verilog HDL是一种硬件描述语言，用于从算法级、结构级、门级到开关级的多种抽象设计层次的数字系统建模。 被建模的数字系统对象的复杂性可以介于开关级电路（例如pmos/nmos）、简单的门（例如库单元描述）和完整的复杂电子数字系统之间（例如CPU） 什么是Verilog HDL? (cont.) Verilog HDL 语言具有下述描述能力： 设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。 提供了编程语言接口（PLI），通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 支持多个设计层次的混合层次建模 更重要的是... Verilog HDL语言与C语言很相似，从C语言中继承了多种操作符和结构，其核心子集非常易于学习和使用－－而这对大多数建模应用来说这已经足够。 Verilog HDL的历史 最初是于1 9 8 3年由Gateway Design Automation 公司（后被Cadence Design Systems公司收购）为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言，由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。 Verilog HDL语言于1 9 9 0年被推向公众领域。Open Verilog International（O V I）是促进Ve r i l o g发展的国际性组织，1 9 9 2年， O V I决定致力于推广Verilog OVI标准成为I E E E标准。这一努力最后获得成功， Verilog 语言于1 9 9 5年成为I E E E标准，称为IEEE Std1 3 6 4－1 9 9 5。完整的标准在Ve r i l o g硬件描述语言参考手册中有详细描述。 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 Verilog HDL vs. VHDL Verilog HDL 和VHDL 都是用于逻辑设计的硬件描述语言并且都已成为IEEE 标准。VHDL 是在1987 年成为IEEE 标准，Verilog HDL 则在1995 年才正式成为IEEE 标准。 Verilog HDL 和VHDL 共同的特点: 能形式化地抽象表示电路的行为和结构 支持逻辑设计中层次与范围的描述，可借用高级语言的精巧结构来简化电路行为的描述 具有电路仿真与验证机制以保证设计的正确性 支持电路描述由高层到低层的综合转换 硬件描述与实现工艺无关，有关工艺参数可通过语言提供的属性包括进去便于文档管理易于理解和设计重用。 Verilog HDL vs. VHDL (cont.) Verilog HDL 和VHDL 又各有其自己的特点： Verilog HDL 拥有更广泛的设计群体，成熟的资源也远比VHDL 丰富 Verilog HDL 是一种非常容易掌握的硬件描述语言（类C语言），而掌握VHDL 设计技术就相对比较困难（类Ada语言）。 一般认为Verilog HDL 在系统级抽象方面比VHDL 略差一些而在门级开关电路描述方面比VHDL 强得多 大学、研究机构更多使用VHDL，而工业界更多使用Verilog HDL 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 // sampel_reg.v 数据采样模块 module sample_reg(clk, rst, din, dout); input clk, rst; input [3:0] din; output [3:0] dout; reg [3:0] data; assign dout = data; alwa