DDR的原理和时序.pdf

/InfoView/Article_92586.html DDR SDRAM 全称为 Double Data Rate SDRAM ，中文名为“双倍数据流 SDRAM”。DDR SDRAM 在原有的 SDRAM 的基础上改进而来。也正因为如此，DDR 能够凭借着转产成本 优势来打败昔日的对手 RDRAM ，成为当今的主流。由于 SDRAM 的结构与操作在上文已有 详细阐述，所以本文只着重讲讲 DDR 的原理和DDR SDRAM 相对于传统 SDRAM （又称 SDR SDRAM ）的不同。 一、DDR 的基本原理 有很多文章都在探讨 DDR 的原理，但似乎也不得要领，甚至还带出一些错误的观点。 首先我们看看一张 DDR 正规的时序图。 DDR SDRAM 读操作时序图 从中可以发现它多了两个信号： CLK#与 DQS ，CLK#与正常 CLK 时钟相位相反，形 成差分时钟信号。而数据的传输在 CLK 与 CLK# 的交叉点进行，可见在CLK 的上升与下降 沿（此时正好是 CLK# 的上升沿）都有数据被触发，从而实现 DDR 。在此，我们可以说通 过差分信号达到了 DDR 的目的，甚至讲 CLK#帮助了第二个数据的触发，但这只是对表面 现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现 DDR ，还要从其内部的 改进说起。 DDR 内存芯片的内部结构图，注意比较上文中SDRAM 的结构图 这也是一颗 128Mbit 的内存芯片，标称规格也与前文的 SDRAM 一样为 32×4bit 。从图 中可以看出来，白色区域内与SDRAM 的结构基本相同，但请注意灰色区域，这是与 SDRAM 的不同之处。首先就是内部的L-Bank 规格。SDRAM 中L-Bank 存储单元的容量与芯片位宽 相同，但在 DDR SDRAM 中并不是这样，存储单元的容量是芯片位宽的一倍，所以在此不 能再套用讲解 SDRAM 时 “芯片位宽=存储单元容量” 的公式了。也因此，真正的行、列地 址数量也与同规格 SDRAM 不一样了。 以本芯片为例，在读取时，L-Bank 在内部时钟信号的触发下一次传送 8bit 的数据给读 取锁存器，再分成两路 4bit 数据传给复用器，由后者将它们合并为一路 4bit 数据流，然后 由发送器在DQS 的控制下在外部时钟上升与下降沿分两次传输4bit 的数据给北桥。这样， 如果时钟频率为 100MHz，那么在 I/O 端口处，由于是上下沿触发，那么就是传输频率就是 200MHz 。 现在大家基本明白 DDR SDRAM 的工作原理了吧，这种内部存储单元容量（也可以称 为芯片内部总线位宽）=2×芯片位宽（也可称为芯片 I/O 总线位宽）的设计，就是所谓的两 位预取（2-bit Prefetch ），有的公司则贴切的称之为2-n Prefetch （n 代表芯片位宽）。 二、DDR SDRAM 与 SDRAM 的不同 DDR SDRAM 与 SDRAM 的不同主要体现在以下几个方面。 DDR SDRAM 与 SDRAM 的主要不同对比表 DDR SDRAM 与 SDRAM 一样，在开机时也要进行 MRS ，不过由于操作功能的增多， DDR SDRAM 在 MRS 之前还多了一 EMRS 阶段（Extended Mode Register Set ，扩展模式寄 存器设置），这个扩展模式寄存器控制着DLL 的有效/禁止、输出驱动强度、QFC 有效/无效 等。 由于EMRS 与 MRS 的操作方法与 SDRAM 的MRS 大同小异，在此就不再列出具体的 模式表了，有兴趣的话可查看相关的 DDR 内存资料。下面我们就着重说说DDR SDRAM 的 新设计与新功能。 如日中天——DDR SDRAM （下） 1、 差分时钟 差分时钟（参见上文“DDR SDRAM 读操作时序图” ）是DDR 的一个必要设计，但CK# 的作用，并不能理解为第二个触发时钟（你可以在讲述 DDR 原理时简单地这么比喻），而 是起到触发时钟校准的作用。由于数据是在 CK 的上下沿触发，造成传输周期缩短了一半， 因此必须要保证传输周期的稳定以确保数据的正确传输，