CPU习题(09级)CPU习题(09级).ppt

4. 图中给出了某微程序控制计算机的部分微指令序列。图中每一框代表一条微指令。分支点a由指令寄存器IR的第5、6两位决定。分支点b由条件码C0决定。现采用下址字段实现该序列的顺序控制。已知微指令地址寄存器字长8位。 设计实现该微指令序列的微指令字之顺序控制字段格式 给出每条指令的二进制编码地址。 除C、D、E、F、I、J 这6条微指令地址需特殊安排，其余各条微指令地址可任意安排，不重复、不超过控存容量范围即可。 本系统中有10种不同性质的微命令信号，但一条微指令的操作控制字段只有8位，所以不能采用直接控制法。 微指令中有多个微命令是兼容的微命令，必须同时出现，如微指令I1中的a～e，故也不可以采用最短编码法。 将互斥的微命令安排在同一组内，兼容的微命令安排在不同的组内。 最终选用字段编码法和直接控制法相结合的方法。 * 第三章习题 1. 以累加器为AC中心，CPU结构如图所示： M a b c d e f 操作控制器 ALU +1 问题：1）标出各寄存器名称 a: MDR b: MAR c: AC d: IR e: PC f: PSW 以累加器AC为中心的结构 2）简述指令从主存取出送操作控制器的数据通路 M→MDR→IR→操作控制器 3）运算器与M存取数据的通路 M→MDR→ALU→AC AC→MDR→M 4）以完成一条加法指令ADD L（L为主存地址）为例，写出数据通路及指令流程（假定在执行ADD L之前，另一操作数已在AC中 2. 单地址指令为了实现双操作数算术运算，除地址码指出一个操作数外，另一个操作数常采用什么寻址方式？若计算机组成部件如下图所示： 请在下图中画出单地址指令实现双操作数算术运算的取址和执行过程 （用箭头表示信息传递方向，序号①②③ … 表示操作顺序） PC MAR MEM MDR IR|A AC ALU +1 ① ② ③ ④ ⑤ ⑥ ⑦ ⑧ ⑨ ⑩ 另一个操作数常采用隐含目的地寻址方式。操作时，有一个事先设定的寄存器（称累加器）提供目的操作数，运算结果也将保存于这个寄存器中。 ⑨ 3. 某计算机的CPU内部结构如下图所示，其中，运算器是由SN74181和SN74182组成，C和D是暂存器，时序系统、寻址方式等其它部分与所学的模型机相同。请写出SUB – (R0), (R1)（其中– (R0)为源操作数，(R1)为目的操作数）指令的取指和执行过程的数据传送路径、指令流程和ET周期的操作时间表。 R0 R1 PC CPR1 ER1 移位器 D C ALU R2 IR R3 MAR M MDR 移位控制 S3S2S1S0M C0 CPD CPC CPR0 CPR2 CPR3 EMDR ER0 ER2 ER3 SIR CPPC EPC CPMAR EMAR R W SMDR EMDR’ CPMDR 其中，EPC是PC寄存器向内总线输出的使能信号；ERi是Ri寄存器向内总线输出的使能信号；EMDR是MDR寄存器向内总线输出的使能信号，EMDR’是MDR寄存器向系统总线输出的使能信号；其它信号功能与模型机相同。 R0 R1 PC CPR1 ER1 移位器 D C ALU R2 IR R3 MAR M MDR 移位控制 S3S2S1S0M C0 CPD CPC CPR0 CPR2 CPR3 EMDR ER0 ER2 ER3 SIR CPPC EPC CPMAR EMAR R W SMDR EMDR’ CPMDR 数据通路： FT：PC?MAR? M?IR；PC?C?ALU(+1)?移位门?PC ST：R0?C?ALU(-1)?移位门? MAR (R0)?M?MDR?C DT：R1?MAR?M?MDR?D ET0：D-C?MDR?M 指令流程： FT0：PC?MAR FT1：M?IR FT2：PC?C FT3：C+1?PC ST0：R0?C ST1：C-1?R0, MAR ST2：M?MDR?C DT0：R1?MAR DT1：M?MDR?D ET0：D-C?MDR ET1：MDR?M ET周期的操作时间表： S3S2S1S0MC0=011001（D-C） 移位控制=直传 CPMDR EMAR EMDR’ W A B C D E F I J L G K M O H N IR5,6=00 IR5,6=01 IR5,6=10 IR5,6=11 a b C0=0 C0=1 下址字段 PP PP=00，顺序，μMAR+1 PP=01，给出高6位，低2位由IR5、IR6断定 PP=10，给出高7位，低1位由C0断定 2 8 A B C D E F I J L