DDR3详解DDR3详解.pdf

DDR3 详解（以Micron MT41J128M8 1Gb DDR3 SDRAM 为例） 二 原文地址：* DDR3 详解（以Micron MT41J128M8 1Gb DDR3 SDRAM 为例） 二 作者：andyhzw 1．结构框图： 2 ．管脚功能描述 3 ．状态图： Power on: 上电 Reset Procedure: 复位过程 Initialization: 初始化 ZQCL: 上电初始化后，用完成校准ZQ 电阻。ZQCL 会触发DRAM 内部的校 准引擎，一旦校准完成，校准后的值会传递到DRAM 的IO 管脚上，并反映为 输出驱动和ODT 阻值。 ZQCS: 周期性的校准，能够跟随电压和温度的变化而变化。校准需要更短的时 间窗口，一次校准，可以有效的纠正最小0.5% 的RON 和RTT 电阻。 Al ：Additive latency.是用来在总线上保持命令或者数据的有效时间。在ddr3 允 许直接操作读和写的操作过程中，AL 是总线上的数据出现到进入器件内部的 时间。 下图为DDR3 标准所支持的时间操作。 Write Leveling:为了得到更好的信号完整性，DDR3 存储模块采取了 FLY_BY 的拓扑结构，来处理命令、地址、控制信号和时钟。FLY_BY 的拓扑结构可以 有效的减少stub 的数量和他们的长度，但是却会导致时钟和strobe 信号在每个 芯片上的 flight time skew, 这使得控制器（FPGA 或者 CPU ）很难以保持 Tdqss ,tdss 和tdsh 这些时序。这样，ddr3 支持write leveling 这样一个特性，来 允许控制器来补偿倾斜（flight time skew ）。存储器控制器能够用该特性和从 DDR3 反馈的数据调整DQS 和 CK 之间的关系。在这种调整中，存储器控制 器可以对 DQS 信号可调整的延时，来与时钟信号的上升边沿对齐。控制器不 停对DQS 进行延时，直到发现从0 到1 之间的跳变出现，然后DQS 的延时通 过这样的方式被建立起来了，由此可以保证tDQSS 。 MRS: MODE Register Set, 模式寄存器设置。为了应用的灵活性，不同的功能、 特征和模式等在四个在DDR3 芯片上的Mode Register 中，通过编程来实现。 模式寄存器MR 没有缺省值，因此模式寄存器MR 必须在上电或者复位后被完 全初始化，这样才能使得 DDR 可以正常工作。正常工作模式下，MR 也可以 被重新写入。模式寄存器的设置命令周期，tMRD 两次操作的最小时间，其具 体时序图，如下图所示。模式寄存器，分为MR0 、MR1 、MR2 和MR4 。MR0 用来存储DDR3 的不同操作模式的数据：包括突发长度、读取突发种类、CAS 长度、测试模式、DLL 复位等。MR1 用来存储是否使能DLL、输出驱动长度、 Rtt_Nom 、额外长度、写电平使能等。MR2 用来存储控制更新的特性，Rtt_WR 阻抗，和CAS 写长度。MR3 用来控制MPR 。 MPR: Multi-purpose register. 多用途寄存器。MPR 的功能是读出一个预先设定的 系统时序校准比特序列。为了使能MPR 功能，需要在MRS 的寄存器MR3 的A2 位写 1，并且在此之前需要将ddr3 的所有bank 处于idle 状态；一旦MPR 被使 能后，任何RD 和RDA 的命令都会被引入到MPR 寄存器中，当MPR 寄存器被 使能后，除非MPR 被禁止（MR3 的A2=0 ），否则就只有RD 和RDA 被允许。 在MPR 被使能的时候，RESET 功能是被允许的。 Precharge Power Down: bank 在in-progress 命令后关闭 Active Power Down:bank 在in-progress 命令后依然打开 Idle ：所有的bank 必须预先充电，所有时序满足，DRAM 的ODT 电阻，RTT 必 须为高阻。 CWL:CAS write latency. 以时钟周期为单位，在内部写命令和第一位输入数据的 时间延时，该单位始终为整数。在操作过程中，所有的写延时WL 被定义为AL （Additive Latency ）+CWL 。 Rtt: Dynamic ODT.DDR3 引入的新特性。在特定的应用环境下为了更好的在数据 总线上改善信号完整性，不需要特定的MRS 命令即可以改