DDR布局布线规则与实例【中为电子科技工作室】DDR布局布线规则与实例【中为电子科技工作室】.pdfVIP

爱手册爱翻译 中为电子科技 DDR3 布局布线 译自 飞思卡尔官方文档 Hardware Development Guide for i.MX 6Quad, 6Dual, 6DualLite, 6Solo Families of Applications Processors IMX6 Serial Layout Recommendations Document revision history Date Revision Changes 2015-02-04 1.0 第一次撰稿 1 / 23 爱手册爱翻译 中为电子科技 目录 1. DDR 原理性连接框图 3 2. DDR 布局布线规则 4 3. DDR 布线细节 5 3.1 数据线的交换 6 3.2 DDR3 （64bits ）T 型拓扑介绍 6 3.3 DDR3 （64bits ）Fly-by 型拓扑介绍 6 3.4 2GB DDR 布局布线建议 6 3.5 4GB DDR 布局布线建议 7 4. DDR 布局布线实例 8 4.1 4 片DDR T 型拓扑实例 8 4.2 8 片DDR Fly-by 型拓扑实例 12 5. 高速信号布线建议 19 6. 地平面设计建议 19 7. DDR POWER 布线建议 21 8. 参考 23 9. 声明 23 2 / 23 爱手册爱翻译 中为电子科技 1. DDR 原理性连接框图 图1、图2 为I.MX6DQ/SDL 与DDR 连接框图，连接示意一目了然。 图1 DDR3 与i.MX6DQ/SDL 连接示意图 图2 LPDDR2 与i.MX6DQ/SDL 连接示意图 3 / 23 爱手册爱翻译 中为电子科技 2. DDR 布局布线规则 DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω ，差分100Ω 。 图3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局， 共计4 片DDR3 芯片，顶层、底层各两片。DDR 应该尽量靠近CPU，这样可以减小寄生参数 和传播延时。 图3 DDR 和去耦电容的布局 DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。 所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是 简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下， 并不推荐使用该种方法。各信号线布线长度要求如表1 所示。 表1 所有信号线等长的布线方式 以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当 中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规 4 / 23 爱手册爱翻译 中为电子科技 则。表2 给出了以字节为单位分组等长布线要求。 表2 以字节为单位分组等长 1. Clock(min):Clock 的最短长度，因为它有一个±5mil 的容差 最后，还有一个需要注意的是阻抗匹配问题，推荐